1、EDA技術與技術與Verilog設計設計n參考書：Verilog數字系統設計教程數字系統設計教程 夏宇聞編著 北京航空航天大學出版社 nEDA技術相關網址技術相關網址 http:/ http:/ EDA技術概述技術概述1.1 EDA技術及其發展技術及其發展1.2 Top-down設計與設計與IP核設計核設計1.3 EDA設計的流程設計的流程1.4 常用的常用的EDA軟件工具軟件工具1.5 EDA技術的發展趨勢技術的發展趨勢廣義：廣義：是指以計算機和微電子技術為先導，是指以計算機和微電子技術為先導， 匯集了計算匯集了計算機圖形學、數據庫管理、圖論和拓撲邏輯、編譯原理、機圖形學、數據庫管理、圖論和

2、拓撲邏輯、編譯原理、 微微電子工藝和計算數學等多種計算機應用學科最新成果的先電子工藝和計算數學等多種計算機應用學科最新成果的先進技術。進技術。EDA技術及其發展技術及其發展EDA（Electronic Design Automation）就是以計算機為工作平臺，以就是以計算機為工作平臺，以EDA軟件工具為開軟件工具為開發環境，以發環境，以PLD器件或者器件或者ASIC專用集成電路為目專用集成電路為目標器件設計實現電路系統的一種技術。標器件設計實現電路系統的一種技術。1.1 EDA技術及其發展技術及其發展EDA（Electronic Design Automation）技術的發展階段：技術的發展

3、階段：EDA技術的應用范疇技術的應用范疇u在在FPGAFPGA上實現上實現DSPDSP應用應用 EDA技術的新發展技術的新發展 u嵌入式處理器軟核的成熟嵌入式處理器軟核的成熟 u自主知識產權自主知識產權 u電子技術領域全方位融入電子技術領域全方位融入EDAEDA技術技術 u電子領域各學科的界限更加模糊、互為包容電子領域各學科的界限更加模糊、互為包容 u更大規模的更大規模的FPGAFPGA和和CPLDCPLD器件不斷推出器件不斷推出 uIPIP核的廣泛應用核的廣泛應用 uSoCSoC高效低成本設計技術的成熟高效低成本設計技術的成熟 現代現代EDA技術的特征技術的特征1硬件描述語言設計輸入硬件描述

4、語言設計輸入2“自頂向下自頂向下”設計方法（設計方法（Top-downTop-down）3開放性和標準化開放性和標準化 4高層綜合與優化高層綜合與優化現代現代EDA技術的特征技術的特征1硬件描述語言設計輸入硬件描述語言設計輸入HDLHDL語言設計語言設計優點優點：（1 1）語言標準化，便于設計的復制、交流、保存）語言標準化，便于設計的復制、交流、保存和修改。和修改。（2 2）設計與工藝無關性。）設計與工藝無關性。（3 3）便于組織大規模、模塊化設計）便于組織大規模、模塊化設計現代現代EDA技術的特征技術的特征3開放性和標準化開放性和標準化 可以接納其他廠商的可以接納其他廠商的EDAEDA工具一

5、起進行設計工工具一起進行設計工作，可以實現各種作，可以實現各種EDAEDA工具間的優化組合，并工具間的優化組合，并集成在一個容易管理的統一環境下，實現集成在一個容易管理的統一環境下，實現資資源共享源共享，有效，有效提高設計者工作效率提高設計者工作效率，有利于，有利于大規模大規模、有組織的設計開發工作。、有組織的設計開發工作。現代現代EDA技術的特征技術的特征4高層綜合與優化高層綜合與優化目前目前EDAEDA工具最高值能接受行為級或寄存器傳工具最高值能接受行為級或寄存器傳輸級描述的輸級描述的HDLHDL文件進行邏輯綜合，并進行邏文件進行邏輯綜合，并進行邏輯優化。為了能更好地支持自頂向下的設計輯優

6、化。為了能更好地支持自頂向下的設計方法，方法，EDAEDA工具需要再更高的層級進行綜合和工具需要再更高的層級進行綜合和優化，這樣可進一步縮短設計周期，提高設優化，這樣可進一步縮短設計周期，提高設計效率。計效率。1.2 Top-down設計與設計與IP核設計核設計傳統的設計方法：自下而上（傳統的設計方法：自下而上（ Bottom-up）的）的設計方法。設計方法。固定功能元件固定功能元件電路板設計電路板設計完整系統構成完整系統構成系統測試與性能分析系統測試與性能分析1.2 Top-down設計與設計與IP核設計核設計Bottom-up設計，即自底向上的設計，由設設計，即自底向上的設計，由設計者調用

7、設計庫中的元件計者調用設計庫中的元件(如各種門電路、加法如各種門電路、加法器、計數器等器、計數器等) ，設計組合出滿足自己需要的，設計組合出滿足自己需要的系統系統 缺點：缺點：1、設計依賴于手工和經驗、設計依賴于手工和經驗 2、設計依賴于現有的元器件、設計依賴于現有的元器件 3、設計后期的仿真和調試、設計后期的仿真和調試 4、自下而上設計思想的局限性、自下而上設計思想的局限性 5、設計實現周期長，靈活性差，耗、設計實現周期長，靈活性差，耗 時耗力，效率低下。時耗力，效率低下。自上而下的（自上而下的（Top-down）的設計思想：的設計思想：自上而下是指將數字系統的整體逐步分解為各自上而下是指將

8、數字系統的整體逐步分解為各個子系統和模塊，若子系統規模較大，則還需個子系統和模塊，若子系統規模較大，則還需將子系統進一步分解為更小的子系統和模塊，將子系統進一步分解為更小的子系統和模塊，層層分解，直至整個系統中各個子系統中關系層層分解，直至整個系統中各個子系統中關系合理，并便于邏輯電路級的設計和實現為止。合理，并便于邏輯電路級的設計和實現為止。 1.2 Top-down設計與設計與IP核設計核設計Top-down設計設計Top-down的設計的設計須經過須經過“設計設計驗驗證證修改設計修改設計再再驗證驗證”的過程，不的過程，不斷反復，直到結果斷反復，直到結果能夠實現所要求的能夠實現所要求的功能

9、，并在速度、功能，并在速度、功耗、價格和可靠功耗、價格和可靠性方面實現較為合性方面實現較為合理的平衡。理的平衡。 1.2 Top-down設計與設計與IP核設計核設計IP（Intellectual Property）：原來的含義是指：原來的含義是指知識產權、著作權，在知識產權、著作權，在IC設計領域指實現某設計領域指實現某種功能的設計。種功能的設計。IP核（核（IP模塊）模塊）：指功能完整，性能指標可：指功能完整，性能指標可靠，已驗證的、可重用的電路功能模塊。靠，已驗證的、可重用的電路功能模塊。IP復用（復用（IP reuse）:允許在芯片設計過程中復允許在芯片設計過程中復用已經經過驗證的高性

10、能的用已經經過驗證的高性能的IP核，從而提高核，從而提高了設計效率、縮短設計周期。了設計效率、縮短設計周期。IP(Intellectual Property)核核 軟軟IP-用用VHDL等硬件描述語言描述的功能塊，但等硬件描述語言描述的功能塊，但是并不涉及用什么具體電路元件實現這些功能。是并不涉及用什么具體電路元件實現這些功能。 固固IP-完成了綜合的功能塊，通常以網表的形式完成了綜合的功能塊，通常以網表的形式提交給用戶。提交給用戶。 硬硬IP-供設計的最終階段產品：掩膜。供設計的最終階段產品：掩膜。 IP核與核與SOC設計設計SOC： SYSTEM ON a CHIP基于基于IP復用優點：復

11、用優點：節省時間、縮短開發周期、避節省時間、縮短開發周期、避免重復勞動。免重復勞動。基于基于IP復用缺點：復用缺點：IP版權保護、版權保護、IP保密、保密、IP件的件的集成。集成。1.3 EDA設計的流程設計的流程數字系統實現兩類器件數字系統實現兩類器件1.原理圖輸入原理圖輸入(Schematic diagrams )圖形化表示圖形化表示形式，使用形式，使用元件符號元件符號和和連線連線描述設計，描述設計，適合描述連接關系和接口關系，而描述邏輯功能則比適合描述連接關系和接口關系，而描述邏輯功能則比較繁瑣。較繁瑣。特點：特點：直觀、但可重復性、可移植性較差。直觀、但可重復性、可移植性較差。設計輸入

12、（設計輸入（Design EntryDesign Entry）1.3 EDA設計的流程設計的流程設計輸入（設計輸入（Design EntryDesign Entry）（1）ABEL-HDL：支持各種不同輸入方式的支持各種不同輸入方式的HDL，使用面，使用面寬，使用靈活、適合初學者，提供寬，使用靈活、適合初學者，提供ABEL-HDL綜合器的綜合器的EDA公司只公司只有一家有一家Data I/O 。（2）AHDL：Altera公司開發設計的，配合公司開發設計的，配合Altera Max Plus II設計軟件使用的。設計軟件使用的。（3）VHDL（4）Verilog HDLIEEE標準標準VHDL

13、 or VerilognVHDL(Very High Speed Integerated Hardware Description Language) ：1987年成為標準，美國國防年成為標準，美國國防部開發。較難，不是很直觀，需要有部開發。較難，不是很直觀，需要有Ada編程基礎編程基礎nVerilog HDL（Verilog Hardware Description Language）：）：1995年成為標準，是一個公司的私有財產轉年成為標準，是一個公司的私有財產轉化而來，有更強的生命力。非常容易掌握，只要有化而來，有更強的生命力。非常容易掌握，只要有C語言的編程語言的編程基礎，通過比較短的

14、時間，經過一些實際的操作，可以在基礎，通過比較短的時間，經過一些實際的操作，可以在23個個月內掌握這種設計技術。月內掌握這種設計技術。 目前在美國，高層次數字系統設計領域中，應用目前在美國，高層次數字系統設計領域中，應用Verilog和和VHDL的比率是的比率是80和和20；日本和臺灣和美國差不多；而在歐；日本和臺灣和美國差不多；而在歐洲洲VHDL發展的比較好。在中國很多集成電路設計公司都采用發展的比較好。在中國很多集成電路設計公司都采用Verilog，但，但VHDL也有一定的市場。也有一定的市場。綜合（綜合（Synthesis）將較高層次的設計描述自動轉化為較低層次描述的過程將較高層次的設計

15、描述自動轉化為較低層次描述的過程行為綜合：從算法表示、行為描述轉換到寄存器傳輸級（行為綜合：從算法表示、行為描述轉換到寄存器傳輸級（RTL）邏輯綜合：邏輯綜合：RTL級描述轉換到邏輯門級（包括觸發器）級描述轉換到邏輯門級（包括觸發器）版圖綜合或結構綜合：從邏輯門表示轉換到版圖表示，或轉換版圖綜合或結構綜合：從邏輯門表示轉換到版圖表示，或轉換到到PLD器件的配置網表表示器件的配置網表表示 綜合器是能夠自動實現上述轉換的軟件工具，是能將原理圖或綜合器是能夠自動實現上述轉換的軟件工具，是能將原理圖或HDL語言描述的電路功能轉化為具體電路結構網表的工具語言描述的電路功能轉化為具體電路結構網表的工具C、

16、ASM.程序程序CPUCPU指令指令/ /數據代碼：數據代碼：010010 100010 1100010010 100010 1100軟件程序編譯器軟件程序編譯器 COMPILER軟件編譯器和硬件綜合器區別軟件編譯器和硬件綜合器區別VHDL/VERILOG.程序程序 硬件描述語言硬件描述語言 綜合器綜合器 SYNTHESIZERSYNTHESIZER為為ASICASIC設計提供的設計提供的 電路網表文件電路網表文件（a）軟件語言設計目標流程）軟件語言設計目標流程（b）硬件語言設計目標流程）硬件語言設計目標流程硬件描述語言與軟件編程語言（硬件描述語言與軟件編程語言（C C、PASCALPASCA

17、L等）有本質的區別等）有本質的區別適適 配配 適配器也稱為結構綜合器，它的功能是將由綜合適配器也稱為結構綜合器，它的功能是將由綜合器產生的網表文件配置于指定的目標器件中，并產器產生的網表文件配置于指定的目標器件中，并產生最終的可下載文件生最終的可下載文件 對對CPLD器件而言，產生熔絲圖文件，即器件而言，產生熔絲圖文件，即JEDEC文件；對文件；對FPGA器件則產生器件則產生Bitstream位流數據文件位流數據文件仿真（仿真（Simulation）功能仿真（功能仿真（Function Simulation）：不考慮信：不考慮信號時延等因素。號時延等因素。時序仿真（時序仿真（Timing Si

18、mulation）仿真是對所設計電路的功能的驗證仿真是對所設計電路的功能的驗證編程（編程（Program）把適配后生成的編程文件裝入到把適配后生成的編程文件裝入到PLD器件中的過程，器件中的過程，或稱為下載。或稱為下載。通常將對基于通常將對基于EEPROM工藝的非易失結構工藝的非易失結構PLD器件的器件的下載稱為編程（下載稱為編程（Program），將基于），將基于SRAM工藝結構工藝結構的的PLD器件的下載稱為配置（器件的下載稱為配置（Configure）。）。兩種常用的編程方式：兩種常用的編程方式：在系統編程（In-System Programmable，ISP）專用的編程器編程nLatt

19、ice是ISP（在線可編程）技術的發明者(據說Lattice公司最早是由華人創辦的），ISP技術極大的促進了PLD產品的發展。 nISP（In-System Programming）在系統可編程，指電路板上的空白器件可以編程寫入最終用戶代碼， 而不需要從電路板上取下器件，已經編程的器件也可以用ISP方式擦除或再編程。ISP技術是未來發展方向。 1.4 常用的常用的EDA軟件工具軟件工具按公司類別進行分類：按公司類別進行分類：專業專業EDAEDA軟件公司開發的工具軟件公司開發的工具/Cadence /Cadence Design System/Mentor Graphics/SynopsysDe

20、sign System/Mentor Graphics/Synopsys和和SynplicitySynplicity四家四家PLDPLD器件廠商開發的器件廠商開發的EDAEDA工具工具/Altera/Altera、XilinxXilinx、LatticeLattice等。等。1.4 常用的常用的EDA軟件工具軟件工具按功能分按功能分EDAEDA軟件可分為以下幾類：軟件可分為以下幾類：集成的集成的CPLD/FPGACPLD/FPGA開發工具開發工具邏輯綜合工具邏輯綜合工具仿真工具仿真工具其他設計工具其他設計工具集成的集成的CPLD/FPGA開發工具開發工具由由CPLD/FPGA芯片生產廠家提供的芯片生產廠家提供的邏輯綜合工具（邏輯綜合工具（Synthesis Tools）將設計者在將設計者在EDA平臺上編輯輸入的平臺上編輯輸入的HDL文本、原理圖或狀態圖描述，進行編譯、文本、原理圖或狀態圖描述，進行編譯、優化和轉