1、小測驗小測驗ECL門電路工作速度快門電路工作速度快的主要原因有哪些？的主要原因有哪些？Chapter 5 組合邏輯電路組合邏輯電路Chapter 5 組合邏輯電路組合邏輯電路 5.1 組合邏輯電路概述組合邏輯電路概述 5.2 組合邏輯電路分析與設(shè)計組合邏輯電路分析與設(shè)計 5.3 組合邏輯電路中的競爭冒險組合邏輯電路中的競爭冒險 5.4 中規(guī)模組合邏輯電路功能部件與應(yīng)用中規(guī)模組合邏輯電路功能部件與應(yīng)用Chapter 5 組合邏輯電路組合邏輯電路1. 熟練掌握組合邏輯電路分析方法和設(shè)計方法熟練掌握組合邏輯電路分析方法和設(shè)計方法2. 掌握編碼器、譯碼器、數(shù)據(jù)選擇器、加法器及數(shù)掌握編碼器、譯碼器、數(shù)據(jù)

2、選擇器、加法器及數(shù)值比較器的邏輯功能及其應(yīng)用值比較器的邏輯功能及其應(yīng)用3. 學會使用中規(guī)模組合邏輯電路器件設(shè)計組合邏輯學會使用中規(guī)模組合邏輯電路器件設(shè)計組合邏輯電路電路4. 掌握可編程邏輯器件功能，并利用掌握可編程邏輯器件功能，并利用Verilog HDL實現(xiàn)組合邏輯電路實現(xiàn)組合邏輯電路 教學要求教學要求5.1 組合邏輯電路概述組合邏輯電路概述 邏輯電路分類：邏輯電路分類：組合邏輯電路及時序邏輯電路組合邏輯電路及時序邏輯電路1. 輸入、輸出之間沒有反饋延遲電路輸入、輸出之間沒有反饋延遲電路 電路中不含具有記憶功能的元件電路中不含具有記憶功能的元件 工作特征：工作特征： 在任意時刻，電路的輸出狀

3、態(tài)僅取決于該時刻的輸入在任意時刻，電路的輸出狀態(tài)僅取決于該時刻的輸入狀態(tài)，與電路的歷史狀態(tài)無關(guān)。狀態(tài)，與電路的歷史狀態(tài)無關(guān)。 組合邏輯電路結(jié)構(gòu)特點：組合邏輯電路結(jié)構(gòu)特點：5.2 組合邏輯電路分析與設(shè)計組合邏輯電路分析與設(shè)計5.2.1 組合邏輯電路的分析組合邏輯電路的分析5.2.2 組合邏輯電路的設(shè)計組合邏輯電路的設(shè)計5.2.1 組合邏輯電路分析組合邏輯電路分析目的：目的：根據(jù)已知組合邏輯電路，經(jīng)分析確定電路的邏輯功能。根據(jù)已知組合邏輯電路，經(jīng)分析確定電路的邏輯功能。步驟：步驟：1. 根據(jù)邏輯電路，分別寫出各輸出端邏輯表達式；根據(jù)邏輯電路，分別寫出各輸出端邏輯表達式；2. 化簡和變換邏輯表達式；

4、化簡和變換邏輯表達式；3. 列出真值表；列出真值表；4. 根據(jù)真值表或邏輯表達式進行分析，確定邏輯功能。根據(jù)真值表或邏輯表達式進行分析，確定邏輯功能。 組合邏輯電路分析組合邏輯電路分析111011101001110010100000CBA)(CBAL 100101105.2.1 組合邏輯電路分析組合邏輯電路分析 組合邏輯電路分析舉例組合邏輯電路分析舉例 = 1 = 1 L B C A Z 例例1 分析右圖所示邏輯電路的功能分析右圖所示邏輯電路的功能 解：解：1.根據(jù)邏輯電路圖寫出輸出根據(jù)邏輯電路圖寫出輸出 函數(shù)的邏輯表達式函數(shù)的邏輯表達式 中間變量：中間變量：ZAB()LZCABC2.列出真值

5、表列出真值表BAZ 001111003.確定邏輯功能：確定邏輯功能：輸入變量取值中有奇數(shù)個輸入變量取值中有奇數(shù)個1時，輸出時，輸出L為為1，否則，否則L為為05.2.1 組合邏輯電路分析組合邏輯電路分析 B A 1 C Y X Z 1 1 & & & & & & BABAY 例例2 試分析下圖所示組合邏輯電路的邏輯功能。試分析下圖所示組合邏輯電路的邏輯功能。解：解：1、根據(jù)邏輯電路寫出各輸出端的邏輯表達式，并進行、根據(jù)邏輯電路寫出各輸出端的邏輯表達式，并進行化簡和變換。化簡和變換。X = ACACAZ 5.2.1 組合邏輯電路分析組合邏輯電路分析

6、BABAY X = ACACAZ 2.列出真值表列出真值表 1 1 1 0 1 1 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 0 0 0 Z Y X C B A0000111100111100010110103.確定電路邏輯功能確定電路邏輯功能表5.2.1. 真值表 對輸入的二進制碼求反碼。對輸入的二進制碼求反碼。最高位為符號位，最高位為符號位，0表示正數(shù)，表示正數(shù)，1表示負數(shù)，正數(shù)的反碼與原表示負數(shù)，正數(shù)的反碼與原碼相同；負數(shù)的數(shù)值部分是在碼相同；負數(shù)的數(shù)值部分是在原 碼 的 基 礎(chǔ) 上 逐 位 求 反 。原 碼 的 基 礎(chǔ) 上 逐 位 求 反 。5.2.2 組合邏輯電路設(shè)

7、計組合邏輯電路設(shè)計組合邏輯電路設(shè)計：組合邏輯電路設(shè)計：根據(jù)實際邏輯問題，求出所要求邏輯功能的最簡單根據(jù)實際邏輯問題，求出所要求邏輯功能的最簡單邏輯電路。邏輯電路。設(shè)計步驟：設(shè)計步驟：邏輯抽象：根據(jù)實際邏輯問題的因果關(guān)系確定邏輯抽象：根據(jù)實際邏輯問題的因果關(guān)系確定 輸入、輸出變量，并定義邏輯狀態(tài)的含義；輸入、輸出變量，并定義邏輯狀態(tài)的含義；根據(jù)邏輯電路功能，列出真值表；根據(jù)邏輯電路功能，列出真值表；由真值表寫出邏輯表達式；由真值表寫出邏輯表達式；簡化和變換邏輯表達式，畫出邏輯圖；簡化和變換邏輯表達式，畫出邏輯圖；根據(jù)要求選用器件類型。根據(jù)要求選用器件類型。 組合邏輯電路設(shè)計組合邏輯電路設(shè)計作業(yè)（

8、組合邏輯分析）作業(yè)（組合邏輯分析）5-1 5.2.2 組合邏輯電路設(shè)計組合邏輯電路設(shè)計 組合邏輯電路設(shè)計舉例組合邏輯電路設(shè)計舉例例例3 某火車站有特快、直快和慢車三種類型的客運列車進出，試用兩輸某火車站有特快、直快和慢車三種類型的客運列車進出，試用兩輸入與非門和反相器設(shè)計一個指示列車等待進站的邏輯電路，入與非門和反相器設(shè)計一個指示列車等待進站的邏輯電路，3個指示燈一、個指示燈一、二、三號分別對應(yīng)特快、直快和慢車。列車的優(yōu)先級別依次為特快、直二、三號分別對應(yīng)特快、直快和慢車。列車的優(yōu)先級別依次為特快、直快和慢車，要求當特快列車請求進站時，無論其他兩種是否請求進站，快和慢車，要求當特快列車請求進站

9、時，無論其他兩種是否請求進站，一號燈亮。當特快沒有請求，直快請求進站時，無論慢車是否請求，二一號燈亮。當特快沒有請求，直快請求進站時，無論慢車是否請求，二號燈亮。當特快和直快均沒有請求，而慢車有請求時，三號燈亮。號燈亮。當特快和直快均沒有請求，而慢車有請求時，三號燈亮。 解：解：1.邏輯抽象邏輯抽象輸入變量：輸入變量： 、 、 分別為特快、直快和慢車進站請求信號，且規(guī)定分別為特快、直快和慢車進站請求信號，且規(guī)定有進站請求時為有進站請求時為1，沒有請求時為，沒有請求時為0。輸出變量：輸出變量： 、 、 分別為指示燈的狀態(tài)，且燈亮為分別為指示燈的狀態(tài)，且燈亮為1，燈滅為，燈滅為0。0I1I2I0L

10、1L2L5.2.2 組合邏輯電路設(shè)計組合邏輯電路設(shè)計2.根據(jù)題意列出真值表根據(jù)題意列出真值表輸入輸入輸出輸出0I1I2I0L1L2L01111110000000000000X0XX3.根據(jù)真值表寫出各輸出根據(jù)真值表寫出各輸出邏輯表達式邏輯表達式00LI10 1LI I20 1 2LI I I4. 將上式變換成與非門形式將上式變換成與非門形式00LI10 1()LI I20 12()LI II表5.2.2 真值表5.2.2 組合邏輯電路設(shè)計組合邏輯電路設(shè)計5.根據(jù)輸出邏輯表達式畫出邏輯圖根據(jù)輸出邏輯表達式畫出邏輯圖 I0 L0 L1 I1 I2 L2 & 1 1 1 & &

11、; 1 1 作業(yè)作業(yè)-組合邏輯電路設(shè)計組合邏輯電路設(shè)計5-5-(3)5.3 組合邏輯電路中的競爭冒險組合邏輯電路中的競爭冒險5.3.1 產(chǎn)生競爭冒險的原因與判別方法產(chǎn)生競爭冒險的原因與判別方法5.3.2 消除競爭冒險的方法消除競爭冒險的方法5.3.1 產(chǎn)生競爭冒險的原因判別方法產(chǎn)生競爭冒險的原因判別方法1、產(chǎn)生競爭冒險的原因、產(chǎn)生競爭冒險的原因在組合電路中，當輸入信號的狀態(tài)改變時，輸出端可能會出在組合電路中，當輸入信號的狀態(tài)改變時，輸出端可能會出現(xiàn)不正常的干擾信號，使電路產(chǎn)生錯誤的輸出，這種現(xiàn)象稱現(xiàn)不正常的干擾信號，使電路產(chǎn)生錯誤的輸出，這種現(xiàn)象稱為競爭冒險。為競爭冒險。產(chǎn)生競爭冒險的原因：主

12、要是門電路的延遲時間產(chǎn)生的。產(chǎn)生競爭冒險的原因：主要是門電路的延遲時間產(chǎn)生的。AA1&Y1AAY1(a)(b)11Y2AAY2(a)(b)干擾信號干擾信號01AAY12AAY5.3.1 產(chǎn)生競爭冒險的原因判別方法產(chǎn)生競爭冒險的原因判別方法 C C A C CB L 競爭競爭:當一個邏輯門的兩個輸入端的信號同時向相反方向變化，當一個邏輯門的兩個輸入端的信號同時向相反方向變化，而變化的時間有差異的現(xiàn)象。而變化的時間有差異的現(xiàn)象。冒險冒險:兩個輸入端的信號取值的變化方向是相反時，如門電路兩個輸入端的信號取值的變化方向是相反時，如門電路輸出端的邏輯表達式簡化成兩個互補信號相乘或者相加，由競輸出

13、端的邏輯表達式簡化成兩個互補信號相乘或者相加，由競爭而可能產(chǎn)生輸出干擾脈沖的現(xiàn)象。爭而可能產(chǎn)生輸出干擾脈沖的現(xiàn)象。5.3.2 消除競爭冒險的方法消除競爭冒險的方法 A B C 1 & L 1.發(fā)現(xiàn)并消除互補相乘項發(fā)現(xiàn)并消除互補相乘項()()LAB AC0BCFAA 當當時時可能可能產(chǎn)生競爭冒險現(xiàn)象產(chǎn)生競爭冒險現(xiàn)象為消除為消除 ，變換邏輯表達式為：，變換邏輯表達式為：AALAAACA BBCACA BBC5.3.2 消除競爭冒險的方法消除競爭冒險的方法 A AC CB C B 1 & & 1 L LACBC增加乘積項增加乘積項AB，當，當A=B=1時時2.增加乘積項以避免

14、互補項相加增加乘積項以避免互補項相加 LACBCAB1LCC 0 1 A 0 0 0 1 0 1 1 1 L B C 00 01 11 10 AB5.3.2 消除競爭冒險的方法消除競爭冒險的方法3.輸出端并聯(lián)電容器輸出端并聯(lián)電容器 如果邏輯電路在較慢速度下工作，為了消除競爭冒如果邏輯電路在較慢速度下工作，為了消除競爭冒險產(chǎn)生的干擾窄脈沖，可以在輸出端并聯(lián)一濾波電容，險產(chǎn)生的干擾窄脈沖，可以在輸出端并聯(lián)一濾波電容，其容量為其容量為420pF之間之間 致使輸出波形上升沿和下降沿變化致使輸出波形上升沿和下降沿變化比較緩慢，可對于很窄的負跳變脈沖起到平波的作用。比較緩慢，可對于很窄的負跳變脈沖起到平波

15、的作用。引入選通脈沖引入選通脈沖存在的問題：存在的問題：對選通脈沖的寬度和產(chǎn)生時間也有嚴格的要求。對選通脈沖的寬度和產(chǎn)生時間也有嚴格的要求。 對輸出可能產(chǎn)生尖峰干擾脈沖的門電路對輸出可能產(chǎn)生尖峰干擾脈沖的門電路增加一個增加一個接選通信號的輸入端接選通信號的輸入端，只有在輸入信號轉(zhuǎn)換完成并穩(wěn)定，只有在輸入信號轉(zhuǎn)換完成并穩(wěn)定后，才引入選通脈沖將它打開，此時才允許有輸出。在后，才引入選通脈沖將它打開，此時才允許有輸出。在轉(zhuǎn)換過程中，沒有加選通脈沖，輸出不會出現(xiàn)尖峰干擾轉(zhuǎn)換過程中，沒有加選通脈沖，輸出不會出現(xiàn)尖峰干擾脈沖。脈沖。作業(yè)作業(yè)-競爭冒險競爭冒險5-11練習練習 題題4.7 設(shè)有兩個組合邏輯電

16、路，電路的輸設(shè)有兩個組合邏輯電路，電路的輸入信號波形如圖中的入信號波形如圖中的A、B、C所示，電路所示，電路的輸出信號波形如圖中的的輸出信號波形如圖中的Z、L所示，寫所示，寫出符合如圖中所描述邏輯功能的出符合如圖中所描述邏輯功能的Z、L簡簡化邏輯表達式，并畫出這兩個組合邏輯電化邏輯表達式，并畫出這兩個組合邏輯電路。路。小測驗小測驗1. 什么是組合邏輯電路？什么是組合邏輯電路？2.分析組合邏輯電路的一般步驟是什么？分析組合邏輯電路的一般步驟是什么？3. 競爭冒險現(xiàn)象出現(xiàn)的原因是什么？競爭冒險現(xiàn)象出現(xiàn)的原因是什么？練習練習 5-7 設(shè)計一個五人搶答邏輯電路。設(shè)計一個五人搶答邏輯電路。 要求最先輸入

17、者輸入有效，其他落后者一律要求最先輸入者輸入有效，其他落后者一律無效。無效。 獲得最先輸入者，對應(yīng)的輸出端輸出獲得最先輸入者，對應(yīng)的輸出端輸出低電平低電平信號，其他落后者對應(yīng)的輸出信號，其他落后者對應(yīng)的輸出高電平高電平信號。信號。5.4中規(guī)模組合邏輯電路功能部件與應(yīng)用中規(guī)模組合邏輯電路功能部件與應(yīng)用5.4.1 編碼器編碼器5.4.2 譯碼器譯碼器5.4.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器5.4.4 加法器加法器5.4.5 數(shù)值比較器數(shù)值比較器5.4.1 編碼器編碼器 編碼器概述編碼器概述 用一個二進制代碼表示特定含義的過程稱為用一個二進制代碼表示特定含義的過程稱為編碼編碼。 編碼器編碼器(Encoder

18、)：具有編碼功能的邏輯電路。：具有編碼功能的邏輯電路。 編碼器的邏輯功能：編碼器的邏輯功能： 能將輸入的每一個高、低電平輸入信號編成一個能將輸入的每一個高、低電平輸入信號編成一個 對應(yīng)的二進制代碼輸出。對應(yīng)的二進制代碼輸出。 編碼器的分類：編碼器的分類： 普通編碼器和優(yōu)先編碼器。普通編碼器和優(yōu)先編碼器。 編碼器定義：編碼器定義：5.4.1 編碼器編碼器 普通編碼器普通編碼器.0I1I12 nI0Y1Y1nY二進制二進制編碼器編碼器 普通編碼器中，任何時刻只允許輸入一個編碼信普通編碼器中，任何時刻只允許輸入一個編碼信號，否則輸出將發(fā)生混亂號，否則輸出將發(fā)生混亂 。 n位二進制代碼有位二進制代碼有

19、 種不同的組合，可以表示種不同的組合，可以表示 個輸入個輸入信號相對應(yīng)，如右圖所示。信號相對應(yīng)，如右圖所示。 2n2n 個個 輸入輸入n位二進位二進制碼輸出制碼輸出2n5.4.1 編碼器編碼器 以以3位二進制編碼器為例位二進制編碼器為例任何時刻當任何時刻當 中僅有一個取中僅有一個取值為值為1，輸出八種有效狀態(tài)；輸，輸出八種有效狀態(tài)；輸入變量為其他組合所對應(yīng)的輸出入變量為其他組合所對應(yīng)的輸出均為均為0，無效輸出。，無效輸出。 70 II753107632176542IIIIYIIIIYIIIIY8-3編碼器邏輯編碼器邏輯表達式為：表達式為：表5.4.1-1 8-3編碼器真值表5.4.1 編碼器編

20、碼器 優(yōu)先編碼器優(yōu)先編碼器 優(yōu)先編碼器對所有輸入信號設(shè)定優(yōu)先級別，當幾個輸入優(yōu)先編碼器對所有輸入信號設(shè)定優(yōu)先級別，當幾個輸入信號同時出現(xiàn)時，只對其中優(yōu)先權(quán)最高的一個進行編碼。信號同時出現(xiàn)時，只對其中優(yōu)先權(quán)最高的一個進行編碼。 以以4-2優(yōu)先編碼器為例優(yōu)先編碼器為例0I1I2I3I1Y0Y0 01 10 00 00 00 00 00 00 00 00 01 11 11 11 11 11 11 1XXXXXX輸輸 入入輸輸 出出輸入優(yōu)先級從高到低輸入優(yōu)先級從高到低順序為：順序為： 、 、 、 3I2I1I0IX可為可為0也可為也可為1表5.4.1-2 4-2優(yōu)先編碼器真值表高電平高電平有效有效輸入

21、編碼信號高電平有效輸入編碼信號高電平有效5.4.1 編碼器編碼器01 2331 23YI I III II12 3323YI IIII優(yōu)先編碼器允許優(yōu)先編碼器允許2個以上個以上的輸入同時為的輸入同時為1，但只對，但只對優(yōu)先級別比較高的輸入信優(yōu)先級別比較高的輸入信號進行編碼。號進行編碼。 0I1I2I3I1Y0Y0 01 10 00 00 00 00 00 00 00 00 01 11 11 11 11 11 11 1XXXXXX輸輸 入入輸輸 出出根據(jù)真值表列出邏輯表達式：根據(jù)真值表列出邏輯表達式：5.4.1 編碼器編碼器集成電路優(yōu)先編碼器集成電路優(yōu)先編碼器74系列：系列：74147、7414

22、88線線-3線優(yōu)先編碼器線優(yōu)先編碼器74HC148 8個信號輸入端，個信號輸入端，3個二進制碼輸個二進制碼輸出端，輸入和輸出均以高電平作為有出端，輸入和輸出均以高電平作為有效電平，輸入優(yōu)先級別的次序依次效電平，輸入優(yōu)先級別的次序依次為為 ，輸入使能端，輸入使能端EI、輸出、輸出使能端使能端EO和優(yōu)先編碼工作狀態(tài)標志和優(yōu)先編碼工作狀態(tài)標志GS。 760,III5.4.1 編碼器編碼器 當當EI=1時，則無論時，則無論8個輸入端為何種狀態(tài)，輸出端個輸入端為何種狀態(tài)，輸出端A2 A0均均為高電平，且為高電平，且GS和和EO也均為高電平，編碼器處于非工作狀態(tài)。也均為高電平，編碼器處于非工作狀態(tài)。 當當

23、EI=0，電路工作，輸入，電路工作，輸入I0 I7為低電平有效；輸出為低電平有效；輸出A2 A0為對應(yīng)輸入為對應(yīng)輸入I0 I7的編碼，同時的編碼，同時GS =0 ， EO =1； 優(yōu)先級優(yōu)先級I7 I0。 74HC148真值表5.4.1 編碼器編碼器例例3 利用兩片利用兩片74HC148組成組成16線線-4線優(yōu)先編碼器，如下邏輯圖，線優(yōu)先編碼器，如下邏輯圖，分析其工作原理。分析其工作原理。 74148(II) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS 74148(I) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS

24、EI2 EO2 EI1 EO1 A8 A9 A10 A11 A12 A13 A14 A15 A0 A1 A2 A3 A4 A5 A6 A7 L0 L1 GS2 L2 GS GS1 G3 G2 G1 G0 L3 & & & & & & & & 5.4.1 編碼器編碼器 當當 EI2=1時，則時，則EO2=1，即，即EI1=GS=1；輸出；輸出ABCD =1111，無編碼輸出；無編碼輸出； 74148(II) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS 74148(I) I0 I1 I2 I3

25、I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS EI2 EO2 EI1 EO1 A8 A9 A10 A11 A12 A13 A14 A15 A0 A1 A2 A3 A4 A5 A6 A7 L0 L1 GS2 L2 GS GS1 G3 G2 G1 G0 L3 & & & & & & & & 1111 1 11 1 11111111禁止禁止禁止禁止5.4.1 編碼器編碼器 74148(II) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS 74148(I) I0 I1 I2 I3 I4

26、I5 I6 I7 Y0 Y1 Y2 EO EI GS EI2 EO2 EI1 EO1 A8 A9 A10 A11 A12 A13 A14 A15 A0 A1 A2 A3 A4 A5 A6 A7 L0 L1 GS2 L2 GS GS1 G3 G2 G1 G0 L3 & & & & & & & & 1 1 1若無有效電平輸入若無有效電平輸入若無有效電平輸入若無有效電平輸入允許允許允許允許 當當EI2=0，EO2=0、兩芯片允許編碼；若無有效電平輸入，輸、兩芯片允許編碼；若無有效電平輸入，輸出出L3L2L1L0=1111，GS2=GS1

27、=1，無編碼輸出。，無編碼輸出。01101 1 1111115.4.1 編碼器編碼器 74148(II) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS 74148(I) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS EI2 EO2 EI1 EO1 A8 A9 A10 A11 A12 A13 A14 A15 A0 A1 A2 A3 A4 A5 A6 A7 L0 L1 GS2 L2 GS GS1 G3 G2 G1 G0 L3 & & & & & & & & 1

28、 1 1若無有效電平輸入若無有效電平輸入若有有效電平輸入若有有效電平輸入允許允許允許允許0100000 111010001111 若芯片若芯片(I)有有效電平輸入，輸出取決于低位片；輸出有有效電平輸入，輸出取決于低位片；輸出L3 恒為恒為1，L2L1L0=000111。 74148(II) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS 74148(I) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS EI2 EO2 EI1 EO1 A8 A9 A10 A11 A12 A13 A14 A15 A0 A1 A2 A3 A4

29、A5 A6 A7 L0 L1 GS2 L2 GS GS1 G3 G2 G1 G0 L3 & & & & & & & & 5.4.1 編碼器編碼器允許允許禁止禁止1010000001110若有有效電平輸入若有有效電平輸入0 0 0 1 1 11 1 1 若芯片若芯片(II)有有效電平輸入，有有效電平輸入，GS2=0、EO2=1，高位片允許工，高位片允許工作，低位片禁止工作；輸出取決于高位片，作，低位片禁止工作；輸出取決于高位片，L3恒為恒為0， L2L1L0 =000111 。作業(yè)作業(yè)5-14小測驗小測驗 優(yōu)先編碼器與普通編碼器相比

30、，優(yōu)先編碼器與普通編碼器相比，優(yōu)點是什么？優(yōu)點是什么？集成集成3 3位二進制優(yōu)先編碼器位二進制優(yōu)先編碼器74LS148(74LS148(348348) )的真值表的真值表5.4.2 譯碼器譯碼器譯碼譯碼：編碼的逆過程，它能將二進制碼翻譯成代表某一：編碼的逆過程，它能將二進制碼翻譯成代表某一特定含義的信號。特定含義的信號。 唯一地址譯碼器：將一系列代碼轉(zhuǎn)換成與之一一唯一地址譯碼器：將一系列代碼轉(zhuǎn)換成與之一一 對應(yīng)的有效信號。對應(yīng)的有效信號。 譯碼器譯碼器：具有譯碼功能的邏輯電路。：具有譯碼功能的邏輯電路。譯碼器的分類：譯碼器的分類：代碼變換器：將一種代碼轉(zhuǎn)換成另一種代碼。代碼變換器：將一種代碼轉(zhuǎn)

31、換成另一種代碼。 常用的唯一地址譯碼器常用的唯一地址譯碼器二進制譯碼器二進制譯碼器 二二-十進制譯碼器十進制譯碼器顯示譯碼器顯示譯碼器 譯碼器概念與分類譯碼器概念與分類5.4.2 譯碼器譯碼器 1 A1 1 1 A0 & & & & E 0Y 1Y 2Y 3Y 010AAEY 011AAEY LHHHHHLHLHHLHLHHLHHLLHHHLLLLHHHHHY3Y2Y1Y0A0A1E輸出輸出輸輸 入入功能表功能表2線線 - 4線譯碼器的邏輯電路線譯碼器的邏輯電路(分析）分析）013AAEY 012AAEY5.4.2 譯碼器譯碼器 使能輸入端為有效電平時，對應(yīng)每一

32、組輸入代碼，只使能輸入端為有效電平時，對應(yīng)每一組輸入代碼，只有一個輸出端為有效電平，其余輸出端則為相反電平。有一個輸出端為有效電平，其余輸出端則為相反電平。 輸出信號可以是高電平有效，也可以是低電平有效。輸出信號可以是高電平有效，也可以是低電平有效。.0X1X1nX0Y1Y二進制二進制譯碼器譯碼器12 nYn個輸個輸入端入端使能輸使能輸入端入端EI 2n個個輸出端輸出端5.4.2 譯碼器譯碼器 二進制譯碼器二進制譯碼器 74HC139集成譯碼器集成譯碼器LHHHHHLHLHHLHLHHLHHLLHHHLLLLHHHHHY3Y2Y1Y0A0A1E輸出輸出輸輸 入入功能表功能表 Y0 Y1 Y2

33、Y3 E A0 A1 A0 A1 0Y 1Y 2Y 3Y E 1/2 74x139 5.4.2 譯碼器譯碼器 74HC138(74LS138)集成譯碼器集成譯碼器邏輯圖邏輯圖 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 A0 A1 A2 1E 2E E3 7Y GND VCC 1Y 2Y 3Y 4Y 5Y 6Y 0Y 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 引腳圖引腳圖5.4.2 譯碼器譯碼器輸入信號：輸入信號：210AAA、 、輸出信號：輸出信號：07YY輸出低電平有效輸出低電平有效使能輸入：使能輸

34、入：1S2S3S 使能端也被稱為使能端也被稱為“片選片選”輸入端，利用片選將多片連接輸入端，利用片選將多片連接起來以擴展譯碼器的功能。起來以擴展譯碼器的功能。 當使能輸入端為有效電平時，根據(jù)不同輸入信號對應(yīng)有當使能輸入端為有效電平時，根據(jù)不同輸入信號對應(yīng)有效輸出。效輸出。表5.4.2-1 74HC138譯碼器功能表5.4.2 譯碼器譯碼器譯碼器工作狀態(tài)下，即譯碼器工作狀態(tài)下，即 時時 有各輸出表達式為：有各輸出表達式為：1231SSSS7012760126501254012430123201221012100120)()()()()()()()(mAAAYmAAAYmAAAYmAAAYmAAA

35、YmAAAYmAAAYmAAAY70 YY是是 、 、 這三個變量的全部最小項的譯碼輸出。這三個變量的全部最小項的譯碼輸出。 2A1A0A5.4.2 譯碼器譯碼器例例 已知下圖所示電路的已知下圖所示電路的輸入信號的波形試畫出譯碼器輸出的輸入信號的波形試畫出譯碼器輸出的波形。波形。 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 S1 S2 S3 A0 A1 A2 A0 +5V E Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 C B A A0 A1 A2 E Y0 Y1 Y7 Y5 Y2 Y6 Y4 Y3 5.4.2 譯碼器譯碼器用用74X139和和74X138構(gòu)成構(gòu)成5線線

36、-32線譯碼器線譯碼器2. 譯碼器的擴展譯碼器的擴展 74HC138 Y0 Y1 +5V Y2 Y3 Y4 Y5 Y6 Y7 S1 S2 S3 A0 A1 A2 1/274HC139 B0 B1 B2 B3 B4 (0) Y0 Y1 Y2 Y3 E A0 A1 24L 0L 7L 8L 15L 16L 23L 31L 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 S1 S2 S3 A0 A1 A2 (I) 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 S1 S2 S3 A0 A1 A2 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 S1 S

37、2 S3 A0 A1 A2 (II) (III) 思路：思路：（1）將各片的低）將各片的低3位位輸入并聯(lián)；輸入并聯(lián)；（2）用高）用高2位輸入控位輸入控制不同片子的使能端；制不同片子的使能端；5.4.2 譯碼器譯碼器 Y0 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 S1 S2 S3 A0 A1 A2 CBA5V EY0Y1Y2Y3Y4Y5Y6Y7當當E3 =1 ，S2 = S3 = 0時時;3. 用譯碼器實現(xiàn)邏輯函數(shù)。用譯碼器實現(xiàn)邏輯函數(shù)。00120)(mAAAY10121)(mAAAY70127)(mAAAY.3線線-8線譯碼器的輸出線譯碼器的輸出Y0 Y7 含三變量函數(shù)

38、的全部最小項。含三變量函數(shù)的全部最小項。基于這一點用該器件能夠方便地實現(xiàn)三變量邏輯函數(shù)。基于這一點用該器件能夠方便地實現(xiàn)三變量邏輯函數(shù)。5.4.2 譯碼器譯碼器例例4 用一片用一片74HC138實現(xiàn)函數(shù)實現(xiàn)函數(shù) ABCAL解：解：1.將函數(shù)式變換為最小項之和的形式將函數(shù)式變換為最小項之和的形式 7620mmmmABCABCBCACBAL2.輸入變量輸入變量A、B、C分別接入分別接入 2A1A0A且將使能端接有效電平且將使能端接有效電平3.由于由于74HC138是低電平有效輸出，是低電平有效輸出， 所以將最小項變換為反函數(shù)的形式所以將最小項變換為反函數(shù)的形式76207620)()(YYYYmmm

39、mL Y0 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 S1 S2 S3 A0 A1 A2 CBA5V &L5.4.2 譯碼器譯碼器 二二- -十進制譯碼器十進制譯碼器 二二- -十進制譯碼器十進制譯碼器74HC4274HC42的邏輯功能是：將輸入的邏輯功能是：將輸入BCDBCD碼的碼的1010個代碼，對應(yīng)個代碼，對應(yīng)0909的十進制數(shù)，由的十進制數(shù)，由4 4位二進制數(shù)位二進制數(shù)0000100100001001表示，表示，即譯成即譯成1010個高、低電平輸出信號。個高、低電平輸出信號。 當輸入超過當輸入超過8421BCD碼的范圍碼的范圍（10101111）輸出均為高

40、電平，輸出均為高電平，沒有有效譯碼輸出。沒有有效譯碼輸出。BCD碼輸入碼輸入輸輸 出出3A2A1A0A0Y1Y2Y3Y4Y5Y6Y7Y8Y9Y作業(yè)作業(yè) 5-15（編譯碼器）（編譯碼器） 5-16（譯碼芯片）（譯碼芯片）5.4.2 譯碼器譯碼器 脈脈沖沖信信號號 計計數(shù)數(shù)器器 譯譯碼碼器器 驅(qū)驅(qū)動動器器 顯顯示示器器 KHz 顯示譯碼器顯示譯碼器5.4.2 譯碼器譯碼器七段顯示譯碼器七段顯示譯碼器最常用的顯示器有：半導體發(fā)光二極管和液晶顯示器。最常用的顯示器有：半導體發(fā)光二極管和液晶顯示器。 a b c d e f g 共陽極顯示器共陽極顯示器 a b c d e f g 共陰極顯示器共陰極顯示

41、器abcdfge顯示器分段布局圖顯示器分段布局圖每字段是一只每字段是一只發(fā)光二極管發(fā)光二極管5.4.2 譯碼器譯碼器共陰極顯示器共陰極顯示器 a b c d e f g gedabcfa b c d e f g1 1 1 1 1 1 00 1 1 0 0 0 0 1 1 0 1 1 0 1.5.4.2 譯碼器譯碼器顯示顯示譯碼器譯碼器A0A1A2A3YaYbYcYdYeYfYgaebcfgd3A2A1A0AaYcYdYeYfYgY輸輸 入入輸輸 出出字形字形表5.4.2-2 顯示譯碼器功能表bY5.4.2 譯碼器譯碼器常用的集成七段顯示譯碼器常用的集成七段顯示譯碼器 -CMOS七段顯示譯碼器七

42、段顯示譯碼器74HC4511 a b c d e f g D0 74HC4511 D3 D2 D1 LT BL LE 5.4.2 譯碼器譯碼器LTHHLHHHHHLLHHHL9HHHHHHHLLLHHHL8LLLLHHHHHHLHHL7HHHHHLLLHHLHHL6HHLHHLHHLHLHHL5HHLLHHLLLHLHHL4HLLHHHHHHLLHHL3HLHHLHHLHLLHHL2LLLLHHLHLLLHHL1LHHHHHHLLLLHHL0gfedcba字形字形輸輸 出出輸輸 入入十進制十進制或功能或功能D3D2D1D0BLLECMOS七段顯示譯碼器七段顯示譯碼器74HC4511功能表功能表

43、*HHH鎖鎖 存存熄滅熄滅LLLLLLLHL滅滅 燈燈HHHHHHHL燈燈 測測 試試熄滅熄滅LLLLLLLHHHHHHL15熄滅熄滅LLLLLLLLHHHHHL14熄滅熄滅LLLLLLLHLHHHHL13熄滅熄滅LLLLLLLLLHHHHL12熄滅熄滅LLLLLLLHHLHHHL11熄滅熄滅 LLLLLLLLHLHHHL10LTgfedcba字形字形輸輸 出出輸輸 入入十進十進制制或功或功能能BLLED3D2D1D05.4.2 譯碼器譯碼器CMOS七段顯示譯碼器七段顯示譯碼器74HC4511功能表功能表(續(xù)續(xù))小測驗小測驗 1、七段碼譯碼顯示器有幾種，分別是什么？、七段碼譯碼顯示器有幾種，分

44、別是什么？ 2、如何判斷集成芯片使能端的有效電平？、如何判斷集成芯片使能端的有效電平？5.4.2 譯碼器譯碼器例例 由由74HC4511構(gòu)成構(gòu)成24小時及分鐘的譯碼電路如圖所示，小時及分鐘的譯碼電路如圖所示，試分析小時高位是否具有零熄滅功能。試分析小時高位是否具有零熄滅功能。 H7 H6 H5 H4 0 (0) 45114 顯示器顯示器4 1 (0) (I) (II) (III) ag ag ag ag LT LE BL (III) D3 D2 D1 D0 LT LE BL (I) LT LE BL (II) LT LE BL 1 H3 H2 H1 H0 M7 M6 M5 M4 M3 M2 M

45、1 M0 D3 D2 D1 D0 D3 D2 D1 D0 D3 D2 D1 D0 5.4.2 譯碼器譯碼器 譯碼器電路應(yīng)用譯碼器電路應(yīng)用 數(shù)數(shù)據(jù)據(jù)輸輸入入 通通道道選選擇擇信信號號 Y0 Y1 Y7 用用74HC138組成數(shù)據(jù)分配器組成數(shù)據(jù)分配器數(shù)據(jù)分配器示意圖數(shù)據(jù)分配器示意圖數(shù)據(jù)分配器：相當于多輸出單刀多擲開關(guān)，是一種能將數(shù)據(jù)分配器：相當于多輸出單刀多擲開關(guān)，是一種能將從數(shù)據(jù)分時送到多個不同通道上去的邏輯電路。從數(shù)據(jù)分時送到多個不同通道上去的邏輯電路。5.4.2 譯碼器譯碼器0 01 10 0+5V D 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 S1 S2 S3 A0

46、A1 A2 數(shù)據(jù)輸數(shù)據(jù)輸入入 通道選擇信號通道選擇信號 Y0 Y1 Y7 用用74HC138譯碼器實現(xiàn)數(shù)據(jù)分配器譯碼器實現(xiàn)數(shù)據(jù)分配器當當 =1， =010時，可得輸出時，可得輸出 的邏輯表達式：的邏輯表達式：1S012AAA2Y30123212)(SAAASSSY5.4.2 譯碼器譯碼器 作為數(shù)據(jù)輸入端，作為數(shù)據(jù)輸入端， 作為地址通道選擇輸入，可以作為地址通道選擇輸入，可以把把1個數(shù)據(jù)信號分配到個數(shù)據(jù)信號分配到8個不同的通道上去。個不同的通道上去。012A A A3S輸輸 入入輸輸 出出S1S2S3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7LLXXXXHHHHHHHHHLDLLLDHHHHH

47、HHHLDLLHHDHHHHHHHLDLHLHHDHHHHHHLDLHHHHHDHHHHHLDHLLHHHHDHHHHLDHLHHHHHHDHHHLDHHLHHHHHHDHHLDHHHHHHHHHHD74HC138譯碼器作為數(shù)據(jù)分配器時的功能表 作業(yè)：譯碼顯示器作業(yè)：譯碼顯示器 5-175.4.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 數(shù)據(jù)選擇器定義與功能數(shù)據(jù)選擇器定義與功能數(shù)據(jù)選擇器：能實現(xiàn)數(shù)據(jù)選擇功能的邏輯電路。它的作用數(shù)據(jù)選擇器：能實現(xiàn)數(shù)據(jù)選擇功能的邏輯電路。它的作用相當于多個輸入的單刀多擲開關(guān)，又稱相當于多個輸入的單刀多擲開關(guān)，又稱“多路開關(guān)多路開關(guān)”。 通通道道選選擇擇數(shù)數(shù)據(jù)據(jù)輸輸出出 I0 I1

48、12 nI 數(shù)據(jù)選擇的功能：在通道數(shù)據(jù)選擇的功能：在通道選擇信號的作用下，將多選擇信號的作用下，將多個通道的數(shù)據(jù)分時傳送到個通道的數(shù)據(jù)分時傳送到公共的數(shù)據(jù)通道上去的。公共的數(shù)據(jù)通道上去的。0I5.4.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器0I3033221100iiiImmImImImIY4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器1I2I3IE1S0SY301201101001ISSISSISSISSY地址地址端端01YS0S1E地址地址使能使能輸出輸出輸輸 入入功能表功能表000I0001I1010I2011I35.4.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器集成電路數(shù)據(jù)選擇器集成電路數(shù)據(jù)選擇器8選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74HC15

49、1功能表功能表輸出輸出 的表達式為：的表達式為： 70iiiYm DY74HC151功能框圖功能框圖輸輸 入入輸輸 出出使使 能能 E 選選 擇擇S2 S1 S0YYHLLLLLLLLX X XL L LL L HL H LL H HH L LH L HH H LH H HLD0D1D2D3D4D5D6D7HD0D1D2D3D4D5D6D75.4.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 數(shù)據(jù)選擇器應(yīng)用數(shù)據(jù)選擇器應(yīng)用 數(shù)據(jù)選擇器的擴展數(shù)據(jù)選擇器的擴展位擴展：位擴展：2位位8選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器 S2 S1 S0 D00 D01 D02 D03 D04 D05 D06 D07 Y Y0 Y1 74HC15

50、1 0Y 1Y D0 D1 D2 D3 D4 D5 D6 D7 S0 S2 S1 E Y E D10 D11 D12 D13 D14 D15 D16 D17 Y 74HC151 D0 D1 D2 D3 D4 D5 D6 D7 S0 S2 S1 E Y (0) (I) 用兩片用兩片74151組成二位組成二位八選一的數(shù)據(jù)選擇器。八選一的數(shù)據(jù)選擇器。 D C B A D0 D1 D2 D3 D4 D5 D6 D7 Y 74HC151 D0 D1 D2 D3 D4 D5 D6 D7 S0 S2 S1 E Y D8 D9 D10 D11 D12 D13 D14 D15 Y D0 D1 D2 D3 D4

51、D5 D6 D7 S0 S2 S1 E Y 1 Y Y 1 & (0) 74HC151 (I) 5.4.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器數(shù)據(jù)選擇器的使能端作為地址數(shù)據(jù)選擇器的使能端作為地址選擇輸入，經(jīng)一反相器與另一選擇輸入，經(jīng)一反相器與另一數(shù)據(jù)選擇器的使能端連接。數(shù)據(jù)選擇器的使能端連接。原則：原則：（1）將低位地址端并聯(lián)；）將低位地址端并聯(lián)；（2）用高位地址控制使能端）用高位地址控制使能端將將兩片兩片74HC151連接成一個連接成一個16選選1的數(shù)據(jù)選擇器，的數(shù)據(jù)選擇器， 字擴展：字擴展：5.4.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 數(shù)據(jù)選擇器組成邏輯函數(shù)產(chǎn)生器數(shù)據(jù)選擇器組成邏輯函數(shù)產(chǎn)生器8選選1數(shù)據(jù)選擇

52、器數(shù)據(jù)選擇器74HC151當當 =0時，輸出邏輯表達式為：時，輸出邏輯表達式為：E70iiiYD m 數(shù)據(jù)輸入作為控制信號，當數(shù)據(jù)輸入作為控制信號，當 =1時，其對應(yīng)的最小項在時，其對應(yīng)的最小項在表達式中出現(xiàn)，當表達式中出現(xiàn)，當 =0時，對應(yīng)的最小項就不出現(xiàn)。時，對應(yīng)的最小項就不出現(xiàn)。 將函數(shù)變換成最小項表達式將函數(shù)變換成最小項表達式 ，并函數(shù)的變量作為接入，并函數(shù)的變量作為接入地址輸入端；地址輸入端；iDiD控制控制Di ，就可得到不同的邏輯函數(shù)。，就可得到不同的邏輯函數(shù)。5.4.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器例例 試用試用8選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74HC151產(chǎn)生邏輯函數(shù)產(chǎn)生邏輯函數(shù) LAB

53、CABCAB解：將所給的函數(shù)式變換成最小項表達式解：將所給的函數(shù)式變換成最小項表達式 LABCABCABCABC寫成如下形式寫成如下形式 33556677Lm Dm Dm Dm D顯然，顯然， 都應(yīng)該等于都應(yīng)該等于1，而數(shù)據(jù)輸入端而數(shù)據(jù)輸入端 都應(yīng)該等于都應(yīng)該等于0。 3567DDDD、0124DDDD、5.4.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器總結(jié)總結(jié): :利用利用8 8選選1 1數(shù)據(jù)選擇器組成函數(shù)產(chǎn)生器的一般步驟如下：數(shù)據(jù)選擇器組成函數(shù)產(chǎn)生器的一般步驟如下：a a、將函數(shù)變換成最小項表達式、將函數(shù)變換成最小項表達式b b、使器件處于使能狀態(tài)、使器件處于使能狀態(tài)c c、地址、地址信號信號S2、 S1

54、、 S0 作為函數(shù)的輸入變量作為函數(shù)的輸入變量d d、處理數(shù)據(jù)輸入、處理數(shù)據(jù)輸入D0D7信號電平。邏輯表達式中有信號電平。邏輯表達式中有mi , 則相應(yīng)則相應(yīng)Di =1，其他的數(shù)據(jù)輸入端均為，其他的數(shù)據(jù)輸入端均為0。5.4.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 實現(xiàn)并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)換實現(xiàn)并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)換 0 1 0 0 1 1 0 1 L 74HC151 E S2 S1 S0 Y S2 S1 S0 并行并行8位數(shù)據(jù)位數(shù)據(jù)01001101 輸入數(shù)據(jù)輸入端，輸出數(shù)據(jù)為輸入數(shù)據(jù)輸入端，輸出數(shù)據(jù)為 0-1-0-0-1-1-0-1，串行數(shù)據(jù)。，串行數(shù)據(jù)。作業(yè)：數(shù)據(jù)選擇器作業(yè)：數(shù)據(jù)選擇器 5-235.4

55、.4 加法器加法器 半加器和全加器半加器和全加器 在兩個在兩個1位二進制數(shù)相加時，不考慮低位來的進位的相加位二進制數(shù)相加時，不考慮低位來的進位的相加 -半加半加 在兩個二進制數(shù)相加時，考慮低位進位的相加在兩個二進制數(shù)相加時，考慮低位進位的相加 -全加全加輸輸 入入輸輸 出出ABSCO表5.4.3-2 半加器真值表進位進位半加器邏輯表達式：半加器邏輯表達式：ABCOBAABBAS5.4.4 加法器加法器ABBASABCO 邏輯圖邏輯圖半加器半加器全加器：進行加數(shù)、被加數(shù)和低位來的進位信號相加，全加器：進行加數(shù)、被加數(shù)和低位來的進位信號相加，并根據(jù)求和結(jié)果給出該位的進位信號。并根據(jù)求和結(jié)果給出該位

56、的進位信號。 5.4.4 加法器加法器低位低位進位進位向高位向高位進位數(shù)進位數(shù)SABCIABCIABCIABCIABCICOABABCIABCI()ABAB CI表5.4.3-3 全加器真值表5.4.4 加法器加法器 S A B Ci Co BA iCBA AB i)(CBA 1 CO CO 全加器邏輯電路圖：由兩個半加器與或門實現(xiàn)全加器邏輯電路圖：由兩個半加器與或門實現(xiàn)思考：思考： 能用能用7415174138設(shè)計全加器嗎設(shè)計全加器嗎?5.4.4 加法器加法器1110100110010100全加器真值表全加器真值表 111011101001110010100000CSCBAABC有奇數(shù)個有奇

57、數(shù)個1時時S為為1；ABC有偶數(shù)個有偶數(shù)個1和全為和全為0時時S為為0。-用全加器組成三位二進制代用全加器組成三位二進制代碼碼奇偶校驗器奇偶校驗器用全加器組成八位二進制代碼用全加器組成八位二進制代碼奇偶校驗器，電路應(yīng)如何連接？奇偶校驗器，電路應(yīng)如何連接？加法器的應(yīng)用加法器的應(yīng)用5.4.4 加法器加法器 多位加法器多位加法器多位數(shù)相加，采用并行相加串行進位；相加的每一位多位數(shù)相加，采用并行相加串行進位；相加的每一位都是帶進位相加的，利用全加器實現(xiàn)。都是帶進位相加的，利用全加器實現(xiàn)。 實現(xiàn)實現(xiàn)2個個4位二進制位二進制 和和 相加相加3210A A A A3210B B B B5.4.4 加法器加法

58、器 依次將低位全加器的進位輸出端依次將低位全加器的進位輸出端CO接到高位全加器的接到高位全加器的進位輸入端進位輸入端CI ，任意，任意1位的加法運算必須在低位的加法運算必須在低1位的運算完位的運算完成之后才能進行，這種進位方式構(gòu)成的多位加法器，稱為成之后才能進行，這種進位方式構(gòu)成的多位加法器，稱為串行進位加法器串行進位加法器。 優(yōu)點：電路結(jié)構(gòu)簡單優(yōu)點：電路結(jié)構(gòu)簡單缺點：運算速度慢，傳輸延遲時間長缺點：運算速度慢，傳輸延遲時間長5.4.4 加法器加法器超前進位加法器超前進位加法器 通過邏輯電路事先得出每一位全加器的進位輸入信號，通過邏輯電路事先得出每一位全加器的進位輸入信號，無需從最低位開始向高

59、位逐位傳遞進位信號，有效地提高無需從最低位開始向高位逐位傳遞進位信號，有效地提高運算速度；采用這種結(jié)構(gòu)形式的加法器稱為運算速度；采用這種結(jié)構(gòu)形式的加法器稱為超前進位加法超前進位加法器器，也稱為，也稱為快速進位加法器快速進位加法器。 全加器的和全加器的和 和進位和進位 的邏輯表達式的邏輯表達式: iSiC1iiiiSABC1()iiiiiiCABAB C定義兩中間變量定義兩中間變量 和和 : iGiPiiiGABiiiPAB2、并行進位加法器（超前進位加法器）、并行進位加法器（超前進位加法器） iiiBAG iiiBAP進位生成項進位生成項進位傳遞條件進位傳遞條件11)(iiiiiiiiiCPG

60、CBABAC進位表達式進位表達式1001230123123233233323310012012122122212210010110111011100001000CPPPPGPPPGPPGPGCPGCCPSCPPPGPPGPGCPGCCPSCPPGPGCPGCCPSCPGCCPS11iiiiiiCPCBAS和表達式和表達式4位超前進位加位超前進位加法器遞推公式法器遞推公式S0S1S2S3C3C0-1A0B0A1B1A2B2A3B3=1&1P0G0P1G1P2G2P3G311=1&=1&C0C1C21&=1=1=1=1&=1&超前進位發(fā)生器超前進位發(fā)生器5.4.4 加法器加法器超前進位集成超前進位集成4位加法器位加法器74HC28374HC283邏輯框圖邏輯框圖74HC283引腳圖引腳圖5.4.4 加法器加法器超前進位加法器超前進位加法器74HC283的應(yīng)用的應(yīng)用用兩片用兩片74HC283構(gòu)成一個構(gòu)成一個8位二進制數(shù)加法器位二進制數(shù)加法器。在片內(nèi)是超前進位，而片與片之間是串行進位。在片內(nèi)是超前進位，而片與片之間是串行