1、討論：1) 用五種不同的方法描述D鎖存器和D觸發器的功能；2) 鎖存器和觸發器進入無法預期狀態（亞穩態）的原因分析；3) 下載D觸發器和D鎖存器的規格說明PDF，理解動態參數的含義，分析這些定時參數與無法預期狀態（亞穩態）的聯系；4) 對D鎖存器和D觸發器的功能進行波形仿真分工： 1.1此處我們發現了6種方法，分別是功能的文字敘述、功能表、狀態轉移真值表、特征方程、狀態圖、時序圖，下面進行詳細介紹。方法一：功能的文字敘述l D鎖存器：功能分析文字描述：C = 0時，輸出狀態保持不變；C = 1時，輸出隨輸入狀態而改變。l D觸發器： 功能分析文字描述：CLK=0時，主鎖存器工作，接收輸入信號

2、Qm = D；從鎖存器不工作，輸出 Q 保持不變。CLK=1時，主鎖存器不工作，Qm 保持不變；從鎖存器工作，將 Qm 傳送到輸出端。方法二：功能表l D鎖存器功能表 D觸發器功能表 方法三：狀態轉移真值表l D鎖存器狀態轉移真值表 D觸發器狀態轉移真值表 方法四：特征方程l D鎖存器特征方程：Qn+1 = D（C=1）l D觸發器特征方程：Qn+1 = D 方法五：狀態圖l D鎖存器狀態圖l D鎖存器狀態圖方法六：時序圖l D鎖存器時序圖l D觸發器時序圖1.2什么是亞穩態：亞穩態是指觸發器無法在某個規定時間段內達到一個可確認的狀態。當一個觸發器進入亞穩態引時，既無法預測該單元的輸出電平，也

3、無法預測何時輸出才能穩定在某個正確的電平上。在這個穩定期間，觸發器輸出一些中間級電平，或者可能處于振蕩狀態，并且這種無用的輸出電平可以沿信號通道上的各個觸發器級聯式傳播下去。l 鎖存器進入亞穩態的原因：n 對于S-R鎖存器：1. 當S=R=1，然后同時取消時；2. 當S和R端輸入信號脈沖寬度過窄時；3. 當S和R端輸入信號同時取反時；均會出現亞穩態。n 對于D觸發器：當輸入信號脈沖寬度過窄時，會進入亞穩態。l 觸發器進入亞穩態的原因：在同步系統中，如果觸發器的建立時間（setup time）/保持時間（hold time）不滿足要求，就可能產生亞穩態，此時觸發器輸出端Q在有效時鐘沿之后比較長的

4、一段時間處于不確定的狀態，在這段時間里Q端毛刺、振蕩、固定的某一電壓值，而不是等于數據輸入端D的值。這段之間成為決斷時間（resolution time）。經過resolution time之后Q端將穩定到0或1上，但是究竟是0還是1，這是隨機的，與輸入沒有必然的關系。1.3l D觸發器的規格說明書PDF見附件174LS573D鎖存器規格說明_datasheet；D鎖存器的規格說明書PDF見附件274LS174D觸發器規格說明_datasheet。.l 定時參數及含義如下：建立時間（setup time）：保持時間（hold time）：最小脈沖寬度（tpw）：l 與亞穩態的聯系：下面是D鎖存

5、器的時序圖分析：當E維持在高電平的時候，D端在某一時刻，輸入一個值D0。這個值從D端與非門進入，在器件內會有一個延遲，再加上反饋回與非門一個輸入端的信號與另一個輸入端的信號可能存在不一致，使得在整個D鎖存器的建立過程中，Q端輸出的電壓會存在一個“不穩定階段”，我們可以把它叫做Setup time，這個不穩定階段的“長度”與上一節提到的器件傳輸時延，和D端輸入電平，Q端初始電平有關（假設E端電平始終不變）。注意，這個時間段的起始位置在D開始有效的那一點上。因為D輸入后，還要經過一個時間段，Q端才開始“震蕩”。下面是D觸發器的時序圖分析：從時鐘端口1上升沿開始，到窗口時間前面那一點結束，這段時間就

6、是DFF的setup time。從時鐘端口1上升沿開始，到窗口時間后面的那一點結束，這段時間就是DFF的hold time。從時鐘端口1上升沿開始，到輸出點Q穩定結束，這段時間就是DFF的clock to output時間，可用Tcko，Tco表示。通常來講，對于一個高速器件，這個時間窗口都會非常小。現在我們把時間窗口縮到正常比例，并略去DFF內部時序，只關注D，Q，CLK，我們會得到下面這個圖。另外，對于 “負hold time”。如果在純時序器件前端加上一些組合邏輯，從而組合成一個有一定功能的時序器件。那么因為前面這個組合邏輯會占用一部分傳輸時間，因此從這個不純的時序器件上看，采樣窗口就會相對時鐘上升沿提前，當采樣窗口的尾部可以提前到時鐘上升沿之前的時候，就會出現負hold time（setup time永遠在上升沿前面，永遠是正的）。這說明：“不純的時序器件內部的組合邏輯的傳輸時間”大于“純時序器件原來的hold time的絕對值”。l 解決方法：1. 降低系統時鐘；2. 用反應更快的FF；3. 引入同步機制，防止亞穩態傳播；4. 改善時鐘質量，用邊沿變化快速的時鐘信號；總之，關鍵是器件使