1、上海電力學院 題目： fpga應用開發實驗 實驗二 簡單的組合邏輯電路設計 院系： 專業年級： 學生姓名： 學號： 指導教師： 2015年3月27日一、實驗目的 (1) 掌握組合邏輯電路的設計方法。 (2) 掌握同一項目下對指定文件的編譯方法。(3) 加深pld設計的過程，并比較原理圖輸入法和文本輸入法的優劣。二、實驗器材 quartus ii 應用開發軟件三、實驗內容及步驟1、四舍五入判別電路 設計一個四舍五入判別電路，其輸入為8421bcd碼，要求當輸大于或等于5時，判別電路輸出為1，反之為0。參考原理圖： 四舍五入判別電路 第1步：打開quartusii。 第2步：新建一個空項目。執行

2、file-new project wizard 命令，進入新建項目向導，填入項目的名稱。指定cpld/fpga器件，選擇芯片系列為“cycloneii”，型號為 “ep2c35f672c6n”。選擇型號時，可通過指定封裝方式 （ package ）為“fbga”、引腳數（pin count）為“672”以及速度等級（speed grade）為“6”這3個參數值來進行篩選。向導的后面幾步不做更改，直接按next即可，最后按finish結束向導。到此即完成了一個項目的新建工作。 第3步：新建一個verilog hdl文件。 由于之前建立的項目還是一個空項目，所以接著需要為項目新建文件。執行file

3、-new命令，在“device design files”選項頁中選擇“verilog hdl file”,然后點擊ok按鈕。這時自動新建一個名為verilog1.v的文檔，執行file-save as命令，將文檔另存為ll.v文件。 第4步：代碼輸入module ll(d0,d1,d2,d3,out);input d0,d1,d2,d3;output out;assign out=(d0&d2)|(d1&d2)|d3;endmodule第5步：代碼的語法檢查和編譯,直到程序無誤。第6步：功能仿真。新建矢量波形圖，起名為ll.vwf，執行 edit-insert node or bus命令，點

4、擊“node finder”按鈕，打開節點搜索窗口，在 filter 下拉框中選擇所要尋找的節點類型，這里選擇“pins：all”，點擊 list 按鈕，在 nodes found 框中列出所有的引腳。選擇所有引腳，單擊 按鈕，將所有引腳添加到 selected nodes框中，再按 ok 按鈕返回波形編輯器窗口。編輯 a 和 b 的輸入波形，保存矢量波形文件。選擇 processing-simulator tool，選擇仿真模式（simulator mode）為“functional”，并選擇 ll.vwf 文件作為仿真輸入（simulation input）波形文件。點擊 generate

5、 functional simulation netlist 按鈕，生成仿真網表。然后點擊 start 按鈕，開始仿真。在仿真完成后，點擊 report 按鈕即可觀看仿真的結果，仿真結果如下： 從波形可以看出，程序的邏輯功能是正確的。第7步：時序仿真。先編譯，再選擇 processing-simulator tool， 并將仿真模式設為“timing”， 點擊全編譯通過后，再點擊 start 按鈕。最后點擊 report 按鈕查看仿真結果： 與功能仿真結果相比較，可以看出時序仿真的輸出帶有一定的延遲。第8步：分配引腳。選擇 assignments-pins 命令，打開引腳規劃器（pin pla

6、nner）。接著雙擊信號 的 location 欄，在下拉框中選擇引腳（四位撥碼開關連sw3,sw2,sw1,sw0信號對應的管腳，out接led0，在附錄中查表即可）。 第9步：程序下載。 用usb連接線連接de2和電腦，將sw19置于run位置。jtag 模式配置。 可在de2上驗證：sw0、sw1至少有一個置于1，sw3、sw2置于0，ledg0燈不亮；將sw2置于1的位置，sw3置于0，sw0、sw1至少有一個置于1，可以看到ledg0燈亮；將sw3置于1的位置，無論sw0、sw1、sw2置于0或1，可以看到ledg0燈亮。2.控燈電路設計四個開關控制一盞燈的邏輯電路，要求合任一開關，

7、燈亮；斷任一開關，燈滅。（即任一開關的合斷改變原來燈亮滅的狀態）參考原理圖： 控燈電路 第1步：打開quartusii。 第2步：新建一個空項目。第3步：新建一個verilog hdl文件。將文檔另存為ll.v。第4步：代碼輸入。module ll(out,k0,k1,k2,k3);output out;input k0,k1,k2,k3;wire s1,s2;xor x1(s1,k0,k1);xor x2(s2,k2,k3);xor x3(out,s1,s2);endmodule 第5步：代碼的語法檢查和編譯。直到程序無誤。第6步：功能仿真。仿真結果如下： 從波形可以看出，程序的邏輯功能是正

8、確的。第7步：時序仿真。結果： 與功能仿真結果相比較，可以看出時序仿真的輸出帶有一定的延遲。第8步：分配引腳。選擇 assignments-pins 命令，打開引腳規劃器（pin planner）。接著雙擊信號 的 location 欄，在下拉框中選擇引腳（四位按鍵開關連sw1,sw2,sw3,sw4信號對應的管腳，out接led0，在附錄中查表即可）。第9步：程序下載。用usb連接線連接de2和電腦，將sw19置于run位置。jtag 模式配置。實驗結果：3.優先權排隊電路設計一個優先權排隊電路，其框圖如下： 排隊順序：a=1最高優先級b=1次高優先級c=1最低優先級 要求輸出端最高只能有一

9、端為“1”，即只能是優先級較高的輸入端所對應的輸出端為“1”。參考原理圖： 優先權排隊電路 第1步：打開quartusii。 第2步：新建一個空項目。第3步：新建一個verilog hdl文件。將文檔另存為ll.tdf。第4步：代碼輸入。module ll(a,b,c,a_out,b_out,c_out);input a,b,c;output a_out,b_out,c_out;wire an,bn;assign a_out=a;not n0(an,a);not n1(bn,b);and k0(b_out,an,b);and k1(c_out,an,bn,c);endmodule第5步：代碼的語法檢查和編譯。直到程序無誤。第6步：功能仿真。仿真結果如下： 從波形可以看出，程序的邏輯功能是正確的。第7步：時序仿真。結果： 與功能仿真結果相比較，可以看出時序仿真的輸出帶有一定的延遲。第8步：分配引腳。（a、b、c對應三個位按鍵開關，三個out接三個led，在附錄中查表即可）。 第9步：程序下載。用usb連接線連接de2和電腦，將sw19置于run位置。jtag 模式配置。 實驗結果：四、實驗小結在這一次實驗中，我對fpga軟件quartusii的使用流程有了基礎的了解，掌握了文本輸入和圖形輸入的方法，前者在程序編寫方面