1、一種新型基于FPGA的偽隨機序列發生器設計作者：趙怡余稀來源：電子技術與軟件工程2013年第18期摘 要：本文提出了一種具有可調特性的偽隨機序列發生器，并使用硬件描述語言Verilog HDL和Quartus8.0進行描述和仿真電路。結果表明，該設計在線性反饋移位寄存器基礎上，產生的隨機序列具有316任意級數可調和反饋系數可控的特點。該設計與其他常見設計相比，具有靈活性好優點，可以廣泛用于通信、信息安全等領域。【關鍵詞】FPGA 偽隨機序列 線性反饋移位寄存器 可調1 引言偽隨機序列是一種可以預先確定并可以重復產生和復制，且具有隨機統計特性的二進制碼序列。偽隨機序列的偽隨機性表現在預先的可確定

2、性、可重復產生與處理，雖然不是真正的隨機序列，但是當偽隨機序列周期足夠長時，它便具有隨機序列的良好統計特性。在現代工程實踐中，在信息安全、數字網絡、移動通信、導航、雷達和保密通信、通信系統性能的測量等領域中有著廣泛的應用。本文設計利用Verilog HDL語言描述電路中各模塊。所設計的偽隨機序列發生器具有316級的級數可調，且反饋函數中的反饋系數也可控。相較于其他偽隨機序列發生器4-8，本設計具有級數可調的特性，還具有反饋系數可調的特性。2 m序列的產生m序列是最別廣泛采用的偽隨機序列之一，除此之外，還有其他的偽隨機序列，如Gold序列、M序列等，本文設計的偽隨機序列發生器是采用m序列設計的。

3、反饋函數可以寫為：（模2加）。反饋線的連接狀態用ci表示，ci=1表示反饋線連通，即有反饋參加；ci=0，則表示此反饋線斷開。反饋線的連接狀態的不同，就可能改變此移位寄存器輸出序列的周期。因此， ci的取值決定了移位寄存器的反饋連接和序列的結構。級數（n）和反饋系數一旦確定，反饋移位寄存器的輸出序列就確定了。反饋移位寄存器的級數不同，m序列的反饋系數也不同。本文將級數（n）和反饋系數設計成靈活可調的輸入，使偽隨機序列發生器輸出序列可調，增加電路的靈活性。3 電路設計3.1 電路的總體設計本文所設計的可調偽隨機序列發生器主要有：移位寄存器組模塊、復位電路模塊、譯碼器模塊、多路選擇器模塊、數據選擇

4、器模塊、反饋控制模塊等。在FPGA上實現時，封裝成一個電路，使用統一的輸入輸出管腳，統一的輸入時鐘信號。輸入信號有：4位的級數（n）控制輸入、使能控制、輸入時鐘、反饋系數控制（c）；輸出信號有：偽隨機序列輸出。電路結構如圖1所示。3.2 各模塊設計級數（n）可調的是本設計的核心之一，實現移位寄存器的多級移位可調。偽隨機序列發生器可由m序列的特征向量，根據控制級數的輸入信號（n），產生316級的任意一級的隨機序列，產生的最長的序列長度為 ，基本上可以滿足一般應用需求。級數控制輸入信號是一個四位的二進制數，利用四位二進制來表示所輸入的316級任意一個十進制數。如圖2所示，級數控制輸入信號到譯碼器中

5、進行譯碼，將譯碼的結果傳到多路選擇器。通過多路選擇器進行選擇，得到不同的移位控制信息，輸出的移位控制信息控制移位寄存器組。反饋系數（C）可調的是本設計的另外一個核心，實現線性反饋線性移位寄存器的反饋系數可調。本設計的偽隨機序列發生器可根據控制反饋系數信號輸入（C），產生不同的反饋移位寄存器的結構，從而輸出不同的偽隨機序列。反饋控制輸入信號為16位的二進制數來表示 ，其中“1”表所示反饋線連通，“0”表示反饋線斷開。參考文獻1中出了部分m序列發生器的反饋系數，在本設計中可以實現。4 結語本文利用Verilog HDL設計實現了一個m序列級數從316級任意級數可調，且反饋系數可控制的偽隨機序列發生

6、器。所設計的電路具有很強的靈活性和通用性，可以滿足各種對序列級數和反饋系數有靈活要求的各種應用場合。該設計的電路可以產生的最長的序列長度為 ，可以滿足大部分場合下的要求。整體電路硬件結構簡單、占用的器件資源少、具有很好的靈活性。參考文獻1段吉海.基于CPLD/FPGA的數字通信建模與設計M.北京：電子工業出版社，2004.2夏宇聞.Verilog 數字系統設計教程M.北京：北京航空航天大學出版社，2003.3趙嘎，王小軍.基于FPGA 的可配置偽隨機序列發生器的設計與實現J.云南大學學報，2012.作者簡介1.趙怡，單位：景德鎮陶瓷學院機械電子工程學院，出生年月：1985.09，籍貫：江西南昌市，職稱：助理實驗師，研究