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文檔簡介

.Xilinx ISE Design Suite14.7開發(fā)流程1、打開ISE Design Suite14.72、新建項目 File-New Project(一般新建一個文件夾來保存項目)3、選擇設(shè)備平臺(我這里是basys2開發(fā)板的,所以我根據(jù)這款板子選擇配置)4、項目總覽5、項目創(chuàng)建完成6、新建源文件選擇Verilog Module 填入File Name 然后next端口可設(shè)置可不設(shè)置(這里我先設(shè)置了)文件總覽7、編寫硬件代碼8、編譯文件,編譯通過后可以查看RTl視圖,或者添加ucf約束文件,也可以做仿真(參考ISim仿真)9、添加ucf約束文件,跟建院文件一樣,不過這里選擇IMplementation Constraints File ,填寫File name ,然后next,接著finish10、編寫約束文件10、再次編譯11、配置目標設(shè)備12、下載到板子上邊緣掃描初始設(shè)備(有的同學(xué)可能掃描不到設(shè)備,這可能是驅(qū)動沒裝好)選擇文件選完之后不選SPi or BPI PROM 選 no(一般測試不選,如果要固化就可以選擇)確定一下文件是否選對了燒錄 在第一顆芯片右鍵,然后點Program燒錄成功13、觀察板子現(xiàn)象(如果不正常,可查一下自己的代碼有沒有問題或者uc

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