數字示波器設計報告設計人員：王一夫 吳海波 田文摘要：本系統基于數字示波器的基本原理，以單片機和FPGA組成的最小系統為控制核心，充分發揮FPGA的數據處理能力，實現了示波器對被測信號的采樣、存儲與回放。系統采用實時采樣的方式，實現頻帶寬度擴展為DC500kHz的要求，同時顯示波形無明顯失真。增加單次觸發功能, 即每按動一次“單次觸發”鍵，儀器在滿足觸發條件時，能對被測周期信號或單次非周期信號進行一次采集與存儲，然后連續顯示。垂直靈敏度增加0.01V/div檔，提高了儀器的垂直靈敏度，并且較好的減小輸入短路時的輸出噪聲電壓。 關鍵字：數字示波器、FPGA、實時采樣一、系統設計方案設計及比較總體設計方案選擇數字示波器系統由調理電路、采樣保持電路、觸發電路、A/D、D/A、X輸出、Y輸出電路、控制處理器等組成。方案一：采用80C51單片機為控制核心，其系統框圖如下。對輸入信號進行放大或衰減后，用外接觸發電路產生觸發信號，通過A/D轉換將模擬信號轉換成數字信號，再通過單片機將數據鎖存至外部RAM，然后由單片機控制將數據送至D/A輸出。這種方案結構較為簡潔，但在滿足題目的實時采樣頻率的情況下，A/D的最高采樣速度達到1MHZ，由普通單片機直接處理這樣速率的數據往往難以勝任，而采用高檔單片機甚至采用DSP芯片，則將大大增加開發成本。方案二：采用采樣方式的選擇：一般示波器有兩種采樣方式：實時采樣和等效時間采樣。方案一：實時采樣。實時采樣是在信號存在周期對其采樣，如圖1所示，所以都是在信號經歷的實際時間內顯示信號波形，根據采樣定理，采樣速率必須高于信號最高頻率分量的兩倍。對于周期的正弦信號，一個周期內就需要采樣8個點以上。其優點就是采樣時間比較短，缺點就是對A/D轉換其速度和精度要求很高。為了配合高速A/D，一般用FPGA代替單片機來準確的定時控制ADC的采樣速率，以實現高速實時采樣。方案二：等效時間采樣。等效時間采樣時采樣中高速A/D，實現頻率較高的周期性信號高速采樣重建的目標，即對每個周期僅采樣一個點，經過若干個周期后就可對信號各個部分采樣一遍。而這些點可以借助步進延遲方法均勻的分布于信號波形的不同位置。其中，步進延遲是每一次采樣比上一次采樣點的位置延遲t時間。只要精確控制從觸發到獲得采樣的時間延遲，就能夠準確的重建出原始信號，如圖2所示。該方案的優點是采樣頻率不需要太高，與被采樣信號頻率相當即可，缺點是要求被測信號是周期的，而且采樣過程比較慢，比較耗時。圖1 實時采樣示意圖 圖2 等效時間采樣示意圖根據題目要求，結合實際情況，本次設計采用方案一。觸發方案選擇為了在示波器上顯示穩定的波形，必須使用觸發使掃描信號與被觀測信號保持同步關系，即當滿足觸發條件時才啟動一次掃描。方案一：采用外部硬件電路觸發。其核心器件為比較器，當信號大于所設定比較觸發電平時，即產生一次觸發。但是被測信號頻率范圍較窄，為10HZ10MHZ，對比較器要求較高，而且比較器在低頻段上升沿有較大毛刺，容易產生抖動，導致觸發不穩，波形晃動。方案二：采用內部軟件觸發。在FPGA中可以通過軟件將觸發電平寫入一個寄存器中，通過A/D對信號進行實時采樣，并與該寄存器的值進行比較，當大于該值時即產生一個觸發脈沖。結合本題要求，因為軟件觸發比較麻煩，硬件電路觸發比較方便，簡單易行，所以采用方案一。前級信號調理方案選擇方案一：一路調理。所有信號都通過同一路信號調理電路，經過相應的衰減或放大設計，將信號幅度控制在合適的范圍內，以便后級的數據采樣。方案二：多路調理。將不同頻率范圍或不同幅度范圍的信號經過各自的電路進行調理。示波器選擇不同的檔位，則選擇了不同的信號通道。方案一電路簡潔，但是由于信號的頻率和幅度跨度都很大，給硬件電路的調試帶來了較大的困難;方案二雖然可以對不同頻率和幅度范圍內的信號進行單獨調試，降低了每一路通道對硬件電路的要求，但導致電路規模較大，結構較繁瑣，同時如果每一路信號做的不精，也會對采集結果產生很大的影響。結合題目要求，為了降低難度，選擇方案二，及多路調試的方式。電路設計本系統設計方案主要包括幾大電路。電路。.電路圖 如下圖：電路。.電路圖 如下圖：電路。.電路圖 如下圖：電路。.電路圖 如下圖：三、小結該示波器很好的完成了基本部分和發揮部分的指標。參考文獻：1、趙茂泰 編著，電子測量儀器設計，華中科技大學出版社，2010年7月印刷2、張金 主編，電子系統設計實戰必讀，電子工業出版社，2011年印刷3、謝自美 主編，電子線路設計實驗測試， 華中科技大學出版社 ，2003年1月印