Interlaken技術 新一代數據包互連協議 白皮書2010-11-12 23:41:36|分類： Interlaken |標簽： |字號大中小訂閱 1.0 摘要串行鏈接技術提高了先進通信設備的設備互連帶寬。Interlaken 是一項為實現高帶寬及可靠的包傳輸而優化的互連協議。 該協議使用多個串行鏈接，在器件間建立邏輯連接，并利用多通道、背壓能力和數據完整性保護，提升通信設備的性能。 該白皮書概述Interlaken 的特點和實施案例研究。2.0 設計目標2.1 協議描述傳統上，具有千兆位級吞吐量的器件的數據總線速率約為每管腳100 Mbps。差分信號技術將該帶寬增加了接近10 倍，達至每對管腳800 Mbps，從而使器件的吞吐量達到10 Gbps。具有時鐘和數據恢復功能的新串行技術，又將帶寬增加了10 倍，達至每對管腳6 Gbps，從而使器件的數據流速率達到數十Gbps。 相比之前的協議，該協議可減少了90% 的IO 管腳和PCB 線路。該協議利用最先進的串行技術，以實現通信系統器件間基于包傳輸模式的，高速、健壯、靈活的接口，實現通信系統內器件之間的包傳輸。2.2 帶寬范圍Interlaken 不存在固有上限，但主要用于10 Gbps 至100 Gbps 的連接。 如此寬的帶寬范圍，令該協議可適用于多項應用，并允許后向兼容多代設備。Interlaken 適用于在以下設備中實施：具有多個10 Gbps 端口的MAC、OC-768 SONET framer、下一代100 Gb 以太網集成電路和100 Gbps switch fabric 與包處理器。2.3 擴展性Interlaken 具有在不同數量的通道上運行的能力，從而可實現其擴展性。 以下兩個參數決定了連接帶寬的大小：1. 接口的串行通道數量Interlaken 接口可使用任意數量的串行鏈接（或“通道”）。 有效帶寬與通道數量直接相關。 例如，如圖1 所示，當按相同的單通道速度運行時， 8-通道接口可承載的有效載荷是4 通道接口的兩倍。2. 各通道的頻率有效帶寬還與各通道比特率直接成比例。 例如，若通道數相同， 3.125 Gbps 端口可承載6.25 Gbps 端口一半的有效載荷。由于可通過增加通道數量或單通道比特率提高帶寬， Interlaken 是一個非常易于擴展的接口。 例如，如圖2 所示，容量為40 Gbps 的IC 可使用8 通道與其它的40 Gbps IC 連接，使用4 通道與20 Gbps IC 連接，以及使用2 通道與10 Gbps 設備連接。 因此，不同容量的IC 可實現互操作，從而實現后向兼容。2.4 靈活性Interlaken 可在不同數量的通道上運行，為器件互連提供高度的靈活性。 單個物理接口中不同容量的IC 可分成多個低速的物理接口。 例如，如圖3 所示， 8 個物理通道可組成一個40 Gbps 接口、2 個20 Gbps 接口，或4 個10 Gbps 接口。 因此，根據該示例，高帶寬的IC 可連接至多個低帶寬IC，從而增加系統的端口數量。2.5 通道化在許多應用中，必須在物理接口中提供多個邏輯通道。 例如，不同的通道可用于承載發送到不同的物理端口、SONET 邏輯通道的通信業務，或者承載不同優先級的通信業務。Interlaken 旨在為256 個通道提供固有支持，通過使用雙用通道字段擴展，最多可擴展至64 K 個通道，從而滿足大多數應用要求。2.6 彈性任何一種串行鏈接都會出現比特誤差。Interlaken 每次傳輸都采用強大的循環冗余校驗(CRC) 保護，以避免加擾導致的誤碼增生，從而將比特誤差的影響降至最低。 每一個串行鏈接的運行狀況都可持續透明地監控。3.0 功能性3.1 數據條帶化，實現擴展性接口內數據分割方式決定接口提高帶寬的難度。Interlaken 基于分布在所有通道上的8 字節字傳輸。 通道數量越多，在各間隔之間傳輸的字就越多。 由于按8 字節步進傳輸，且接口支持多個通道，因此可顯著提高帶寬。3.2 可突發，實現低延時通過接口傳輸數據包有兩種基本方法；交錯傳輸與非交錯傳輸。? 非- 交錯數據包傳輸數據包的傳輸始終是在另一個通道開始傳輸前完成( 見圖5)。由于要發送全長型數據包，因此數據包在一個通道傳輸的同時，接口兩端的緩沖器必須能夠接受其它通道上的數據。 由于完整的數據包在發送時沒有分割，因此在接收端無需重新組合數據包。? 數據包交錯傳輸：各通道在轉移至下一個通道前，只傳輸數據包的小塊碎片( 見 圖6)。一旦出現數據，便以小突發方式傳輸，可將緩沖器- 容量需求減至最少，從而減少接口延時。Interlaken 必須支持非交錯傳輸與交錯傳輸，這一點非常重要，因為不同的應用，需要選擇最合適的傳輸方式。3.3 通道化Interlaken 設計可輕松支持多通道或多端口應用。 突發控制字包含一個通道域，該域就是正在通過接口傳輸數據的通道或者端口的ID 號。 通過該機制， Interlaken 可支持多種應用。在低價值但仍普遍存在的應用中，單端口或單通道在接口內傳輸，每次傳輸突發一次，而通道字段始終設置為相同的值。 更為典型的應用可能屬24-端口以太網MAC。 在該情況下，各端口上的通信量可使用Interlaken 接口特有的通道ID 發送。 在最末端，通過使用結合標準的8-位通道字段的雙用字段，可支持能支持數千個通道的應用。 這樣，該協議最高可支持64 K 個通道。 即便是對于諸如高度通道化的SONET/SDH 接口等最苛刻的應用，這也足以應對。突發控制字的組成如圖7 所示（突出顯示通道與雙用字段）。3.4 流量控制數據包接口所需的另一個重要工具是背壓或流量控制。 由于Interlaken一般與線接口異步運行，且為許多通道承載數據包，因此，為防止緩沖器溢出，實現板載設備之間的速率匹配，必須進行某種流量控制。Interlaken 提供簡單的開關指示（通常稱為Xon/Xoff），指示傳輸端何時停止發送數據包。Interlaken 終端設備一般都帶有單通道緩沖器，并具有可編程的流量控制閾值。 當緩沖器被填充至高于其閾值時，終端設備將Xoff 發送至Interlaken 源設備，指示該情況。 此時，源設備停止向該通道發送通信量。 類似地，一旦緩沖器排空至低于其閾值，終端設備向Interlaken 源設備發送Xon，指示源設備再次開始向該通道發送通信量。在設置緩沖器大小和閾值時，必須考慮通道速率、流量控制延時、源調度響應和其它因素。如果閾值與緩沖器深度正確設置，將不會有數據包丟失在終端設備中，線路始終得到充分利用。Interlaken 有兩種方法發送Xon/Xoff 流量控制信息。 帶內流量控制是在突發控制字中執行( 見 圖8)，一般用于源設備與終端設備位于相同設備時的雙向應用。帶外流量控制在簡單的3-位總線上執行。當應用為單向時，或源設備與終端設備不在同一設備中時，該控制更為有效。圖9 顯示帶外流量控制總線。3.5 數據完整性必須偵測出因潛在的串行器/ 解串器(SerDes) 誤碼率而導致的錯誤，以防止系統傳輸已被破壞的數據包。Interlaken 采用CRC24 多項式，以保護每一個數據包突發。 該多項式可檢測Interlaken256字節以下突發的所有一位、雙位、三位、四位錯誤及所有奇數錯誤。 CRC24 還可檢測出長度為24 位以下的所有突發錯誤。圖10 顯示CRC24 單個突發范圍（注意一個突發將在許多通道內分割）。3.6 元幀由于控制字與數據字在現有串行通道內分割，因此各通道將這些字封裝至其自帶的“元幀”。 如圖11 所示，元幀包括同步字、擾頻器狀態字、跳脫字與診斷字。3.7 采用同步字，實現通道對齊數據在一個Interlaken 接口內的所有通道內一次性分割為8 個字節。 為對齊接口接收端的數據，同步字同時在所有通道上發送。 作為元幀的一部分，同步字是一個唯一、規則的模型，它允許接收器在找到它后，校正所有通道。 同步字標記出所有通道共同的對齊點，從而使接收器可以校正通道。 可設定元幀同步字插入的頻率。3.8 加擾Interlaken 使用擾頻器為接收器提供充分的時鐘轉換，以便恢復傳輸時鐘。 為防止接收器出現誤碼增殖，應選擇置位/ 復位擾頻器，自同步擾碼器。 若同時出現誤碼增殖和許多SerDes通道內數據分割，將很難確保充分檢測出出錯的數據包。使用置位/復位擾頻器，接收器端的誤碼將不會倍增，從而易于檢測出錯誤。 由于Interlaken使用置位/ 復位擾頻器，因此必須存在一種將接收器與擾頻器狀態同步的方法。 作為元幀擾頻器狀態字的一部分，擾頻器狀態字前置入接收器。 接收器使用恢復后的擾頻器狀態與其擾頻器同步，然后解- 擾數據流。3.9 跳脫字在Interlaken 轉發器中，發送和接收接口的運行速度可能略微不同。 為適應這一情形，元幀包括一個或多個跳脫字。 如果發送接口的運行速度略低于接收接口，這些跳脫字可能會被刪除。 反之，如果發送接口的運行速度略高于接收接口，可能會向元幀添加額外的跳脫字。這可以讓Interlaken 補償系統內的時鐘差異。3.10 調試與診斷當接口由多個高速SerDes 鏈接組成時，在最初啟動以及調試故障接口時可能會帶來許多問題。 偵探高速SERDES以除錯，此舉即便不是不可能，也是非常困難的。所以基于SERDES的通信協議在設計時候就必須考慮除錯能力，這非常關鍵。Interlaken 在每個SerDes 通道上都具有內置的測試模型和偽隨機位序列(PRBS) 性能，以提高各通道的測試和調試能力。 此外，該協議還可在元幀內包含的數據的基礎上計算單通道CRC32。 該功能可讓個別SerDes 通道免受錯誤影響。 Interlaken 協議非常靈活，可刪除通道束中長久存在的壞通道。 包括突發級CRC24 （保護所有通道內分割的數據）在內，該功能全部適用。圖12 顯示CRC32 元幀范圍（注意這是單通道范圍）。3.11 交流耦合高速交流耦合SerDes 接口帶來許多電氣方面的挑戰。 挑戰之一是必須保持線路直流平衡，以便接收器可正確解碼高速流。 諸如8B/10B 等編碼可在非常短的時間內保持直流的平衡（幾個10B 符號）。 諸如64B/66B 等其他編碼會對數據進行擾碼，只能在統計上保持直流平衡。如果編碼不平衡，接收器端將出現偏移（稱為基線漂移） 。 此電壓偏移與連接裕度有關，可能會導致線路出錯。 模擬顯示，使用類似64B/66B 的編碼，直流可能失衡數千位。對于某些鏈接而言，由此造成的直流偏移可能不是問題，但是對于要求更高的鏈接來說，可能不能容忍這樣的偏移。由于Interlaken 設計用于許多不同的應用，該編碼（此處指64B/67B）中額外的倒置位已經添加入協議中，以便更好地控制直流平衡。 該額外的倒置位可以讓協議將直流平衡保持在正負65 位不等的范圍內。3.12 知識產權核心Interlaken 發展成為開放式業界標準，關鍵之處在于第三方知識產權(IP) 核心可輕松整合至客戶設計中。 與系統數據包接口第4 級第2 階段(SPI4.2) 相比， Interlaken IP 核心更易于整合，易于制作原型，以及兼容未來產品。憑借Interlaken 協議多個特征，可輕松整合第三方IP 核心。 SPI4.2 協議導致的一個普遍問題是，包結束碎片較短與內部數據路徑較寬，造成接收器帶寬出現短期嚴重不足。Interlaken 通過定義“最短突發”參數和“調度增強”，在不降低帶寬效率的情況下減少控制字之間的時間，從而避免該問題的出現。Interlaken 還增加了速率匹配功能，可減少橋接高帶寬Interlaken 接口與低速接口或應用的設備所需的緩沖量。讓Interlaken IP 易于整合的另一個關鍵是對錯誤檢測、統計計數器與延時參數的標準化提出建議。 最后，通過將協議IP 與SerDes 塊完全分離，評估現有SerDes 技術（而不是重新設計IP 核心）后，便可將Interlaken 設計移植到新的專用集成電路(ASIC) 技術。Interlaken 可在ASIC 銷售商或FPGA 銷售商提供的高速SerDes 的基礎上構建。 這樣，現場可編程門陣列(FPGA) 原型設計可使用最終ASIC 產品所使用的相同Interlaken IP 核心。同樣，使用FPGA 與ASIC 構建的系統將可在其所有設備中使用相同的IP 核心，提高IP 與其相關固件的重復使用率。4.0 案例研究目前25 Gbps 產品設計一般使用兩個并行SPI4.2 接口。 該方法的主要不足在于它在雙向接口上使用超過150 個I/O 管腳和板線路。 在相同芯片面積下，Interlaken 接口只需16 個I/O 管腳即可提供25 Gbps 帶寬，以及4 個速率達到6.25 Gbps 的雙向SerDes 通道。 即便在更高帶寬時， Interlaken 在芯片面積與管腳數量方面仍具有優勢，是新型產品設計的優先選擇。Interlaken 協議的擴展性與目前的CMOS技術良好匹配。 有些邏輯單元與SerDes 各通道功能性相關。 這包括64/67 編碼、元幀創建、接收器同步、以及SerDes 本身。 單通道邏輯單元可獨立于其它通道，并與其他通道并行運行。 因此，該部分邏輯可大致按照同一時鐘速度運行，與其是否用于4 通道25 Gbps 接口或是用于20 通道125 Gbps 接口無關。 通過該部分設計的32 位數據路徑可在200 MHz 下運行，但仍支持125 Gbps 設計帶寬。 反之，時鐘速率低，則可以更為輕松地實現時序收斂和降低功耗。產品若要提高帶寬，邏輯模塊必須插入控制字以產生Interlaken 突發，計算突發CRC24，并分割SerDes可用通道內的數據。 有些設計人員可能會選擇在高時鐘速率下運行較窄的內部管道，而有些則選擇在較低