回想起自己學FPGA，已經有一段時間了，從開始的茫然，到后來的瘋狂看書，設計開發板，調電路，練習各種FPGA實例，到最后能獨立完成項目，一路走來，感受頗多，拿出來和大家分享，順便介紹下自己的一點經驗所得，希望對初學者有所幫助。廢話不說了，下面進入正題，學習FPGA我主要經歷了這么幾個階段： 、Verilog語言的學習，熟悉Verilog語言的各種語法。 、FPGA的學習，熟悉QuartusII軟件的各種功能，各種邏輯算法設計，接口模塊(RS232,LCD,VGA,SPI,I2c等)的設計，時序分析，硬件優化等，自己開始設計簡單的FPGA板子。 、NiosII的學習，熟悉NiosII的開發流程，熟悉開發軟件(SOPC,NiosII IDE),了解NiosII的基本結構，設計NiosII開發板，編寫NiosII C語言程序，調試板子各模塊功能。 先來說說第一個階段，現在主要的硬件描述語言有VHDL，Verilog兩種，在本科時老師一般教VHDL，不過現在 Verilog用的人越來越多，其更容易上手(與C語言語法比較類似),也更靈活，現在的IC設計基本都用Verilog。像systemC，systemVerilog之類的應該還在萌芽階段，以后可能會有較大發展。鑒于以上原因我選擇了Verilog作為我學習的硬件描述語言。 其實有C語言的基礎，學起Verilog的語言很簡單，關鍵要有并行的概念，所有的module，assign，always都是并行的，這一點與軟件語言有明顯不同。這里推薦幾本評價比較好的學習Verilog的書籍： 、verilog 數字系統設計教程，這本書對于入門是一本很好的書，通俗易懂，讓人很快上手，它里面的例子也不錯。但本書對于資源優化方面的編程沒有多少涉及到。 、設計與驗證Verilog HDL，這本書雖然比較薄，但是相當精辟，講解的也很深入，很多概念看了這本書有種豁然開朗的感覺，呵呵。 學習Verilog其實不用看很多書，基本的語法部分大家都一樣，關鍵是要自己會靈活應用，多做練習。 Verilog語言學了一段時間，感覺自己可以編點東西，希望自己編的程序在板子上運行看看結果，下面就介紹我學習的第二個階段。 剛開始我拿了實驗室一塊CPLD的開發板做練習，熟悉QuartusII的各種功能，比如IP的調用，各種約束設置，時序分析，Logiclock設計方法等，不過做到后面發現CPLD的資源不太夠(沒有內嵌的RAM、不能用SignalTapII，LE太少等)，而實驗室沒有FPGA開發板，所以就萌生了自己做FPGA開發板的意圖，剛好Cadence我也學的差不多了，就花了幾天時間主要研究了FPGA配置電路的設計，在板子上做了Jtag和AS下載口，在做了幾個用戶按鍵和LED，其他的口全部引出作為IO口，電路比較簡單，板子焊好后一調就通了(心里那個爽啊.)。我選的FPGA是cycloneII系列的EP2C5，資源比以前的FPGA多了好幾倍，還有PLL，內嵌的RAM，可以試試SignalTapII，用內嵌的邏輯分析儀測試引腳波形，對于FPGA的調試，邏輯分析儀是至關重要的。利用這塊板子我完成了項目中的幾個主要功能：RS232通信，指令譯碼，配置DDS，AD數據高速緩存，電子開關狀態設置等，在實踐中學習起來真的比平時快很多，用到什么學什么動力更大。這個時候我主要看的數據有這幾本感覺比較好： 、Altera FPGA/CPLD 設計（基礎篇）：講解一些基本的FPGA設計技術，以及QuartusII中各個工具的用法（IP，RTL，SignalProbe，SignalTapII，Timing Closure Floorplan，chip Editor等），對于入門非常好。 、Altera FPGA/CPLD 設計（高級篇）：講解了一些高級工具的應用，LogicLock，時序約束很分析，設計優化，也講述了一些硬件編程的思想，作為提高用。 、FPGA設計指南-器件，工具和流程：這本書看了他的目錄忍不住就買了，這本書講述了FPGA設計的各個方面，雖然每個方面都是點到為止，但能讓你有個整體的概念，了解FPGA的所有設計功能，了解FPGA開發的整個流程。 、在這里也推薦幾個學習FPGA比較好的論壇 /bbs / 、其實最好的學習網站莫過于Altera的官方網站，不過很多人一看到英語就不想看，其實上面的英文很簡單，很多時候不敢看是因為對自己沒信心或心靜不下來看。不過官方網站上資料很多，剛開始可能會覺得資料安排的有點亂，不方便查找，以后有時間我列個資料的鏈接目錄，整理一下，方便大家查找。 到這里，自己最FPGA的學習有一段時間了，練習了很多實例，自己也編寫了不少程序，也有了一些項目經驗，算是對FPGA有些了解了。在不斷的學習中發現FPGA不僅可以做邏輯設計，算法設計等，還能做嵌入式開發，altera先后開發了Nios，NiosII兩款FPGA的嵌入式軟核，并有配套的軟件，剛開始看到這些我真是心中突然豁然開朗，學習真的是無止境，又一個全新的領域擺在我面前，我決定學習NiosII，要學就要學最好。 剛開始入門是很痛苦的，嵌入式設計需要從硬件到驅動到軟件全部熟悉，硬件系統問題還不是很大(以前做過單片機，DSP等MCU),處理器的架構心里還有點數，對于驅動和軟件工程，剛開始學習真的很頭痛。NiosII應該還算比較新的內容(應該是2004年出的)，國內的書籍不算很多，網上這方面的資料也比較零碎，所以我就開始將Altera網站上這方面的資料系統的看一邊，這里推薦幾本網站上的handbook： 、Embedded Design Handbook 、Nios II Processor Reference Handbook 、Nios II Software Developers Handbook 、Quartus II Handbook, Volume 4: SOPC Builder 、Quartus II Handbook, Volume 5: Embedded Peripherals 看完這些handbook，總算基本明白整個架構，軟硬件設計方法，驅動的編寫等，感覺自己可以編一些嵌入式的程序了，不過雖然前面做的那塊ep2c5的板子支持NiosII系統，不過對于嵌入式設計來說還是顯得單薄了一點，沒有SDRAM，Flash這兩個比較基本的模塊，Ep2C5內嵌的RAM太小，程序寫不大，而且每次總要絞盡腦汁優化程序代碼大小，很多時候優化了后函數功能會受到限制，不利于初學者，也不利于調試。所以到這里我有產生了自己做一塊Nios開發板的想法(直接買比較貴，自己做便宜，而且還能鍛煉自己，一舉兩得)，通過借鑒其他開發板，選擇自己開發板上需要包含什么模塊，確定各個模塊使用什么芯片，閱讀各個芯片的datasheet，畫出原理圖并做出PCB圖，這塊板子我選的是Ep2c8Q208，比上一塊資源又將近多了一倍，板子上還有以下模塊：SDRAM，Flash，EPCS4，RS232，USB,VGA,PS2,AD,DA,LCD等，滿足了一般開發板的配置要求。板子回來以后調試了四五天，(flash工作了，LCD顯示了，RS232通了，USB通了，AD，DA工作了，SDRAM正常了.)，真是每天都有驚喜，每個模塊都編寫了NiosII軟件測試程序，調試硬件的時候對軟件的運行也更熟悉了。在這次調試的過程中真的學到了很多，為此專門寫了好幾頁調試筆記，下次拿出來和大家一起分享。現在硬件平臺有了，NiosII也了解的差不多了，終于可以自己編寫一些規模大一點的程序了。學FPGA的一點心得從去年開始學FPGA,以前一直做DSP,但因為項目的需要,在一個應用中只有FPGA才能解決問題,所以硬著頭皮上FPGA,又因為結項目的時間比較緊,所以主要以解決問題為目的,說真的,項目做下來寫了四千多行的代碼,達到了設計目標,但對FPGA學習還不夠系統,也正進一步的學習中.因為我是單干,沒有團隊,遇到問題只能在網上找資料,其難度可想而知,幸好以前用過CPLD,有一點基礎,用的編程語言是AHDL，感覺AHDL寫一點小程序還可以，但做復雜程序就有點費力了（應該是我的AHDL沒學好），所以在做FPGA程序時我選擇了比較簡單的verilog語言。由于沒人指導，所以買了一個簡單的FPGA開發板，是Cyclone的，開發板就是好，送了較多學習資料，用了一個星期的時間，學習了NIOSII的基本應用，當然，我的需要就是知道如何在NIOS里控制一個信號的高低電平變化就夠了，其它全是C語言的東西，主要是熟悉了Quartus的開發平臺，并用NIOS程序把要實現的主要代碼用C寫了一遍，通過了，但速度上不去。有這些知識做鋪墊后，就開始了項目的設計。項目要求將外部高速數據（40MB/s)進行存盤，并可以將存盤的數據在適當的時候原路返回（速度不變）。所以在硬件的設計上FPGA選擇了EP2C35F484C8N，外部有128M的SDRAM做為數據的緩沖。所以FPGA的主要程序集中在ATAHOST控制器（實現UDMA讀寫）、SDRAM控制器（大容量循環緩沖）上，當然還包括一些其它的控制，如實時時鐘，USB2.0芯片控制，RS232的通信及相應的通信協議。硬件完成后，大部分的時間都在寫程序，感覺verilog跟差不多，就將原來寫成的代碼翻譯了一下，每寫一段代碼就測試一下。起初并不知道在Quartus里還有邏輯分析儀的功能，所以程序出了問題只能使勁的分析代碼，猜想問題可能出在哪里，萬不得已時才做一下仿真（后來看很多有做程序都先做仿真，仿真通過后再下載到目標板里運行測試，但到現在我的仿真關還沒過），所以做得很累。我感到這樣做下去到時間結點肯定結了不了項目，就找FPGA的群向高手們請教經驗，知道了可以Quartus的邏輯分析儀來觀察信號，哈哈，爽了（感謝感謝）。后面的程序找問題就容易多了，按照ATA協議、SDRAM手冊、及各外圍芯片手冊一步步寫下去，當然其中也遇到了各種各樣的問題，但很快得到解決。一直到項目結束，都是用邏輯分析儀來找問題，沒做過仿真（所以現在仿真關還沒過）。今年又用FPGA做了一些項目。簡單說一下體會吧，歸結起來就三個字：做、想、問。書讀千遍，不如做一遍；看別人做百次，不如自己做一次；就是要實踐。實踐的動力一方面來自興趣，別一方面來自己壓力，我個人覺得后者更重要。有需求會容易形成壓力，也就是說最好能在實際的項目開發中鍛煉，而不是為了學習而學習。在做的過程中要多想，多想想問題出現的原因，問題解決后要多問幾個為什么，這也是經驗積累的過程，最好要寫項目日志，把問題及原因、解決的辦法都寫進去。還要多問，遇到問題經歷了痛苦的思索后還得不到解決就要問了，問搜索引擎，問網友，問同學同行，一篇文章、朋友們的點撥都可能幫助自己快速解決問題。FPGA入門心得及系列資料不知道為什么自己每次接受一個新事物，總要花上那么長的一段時間。每個東西，總要經過從一點都不了解，到有點了知道，到最后才想知道要來學學，但每次學習時也總是走馬觀花。可能真的受中國的教育思想束縛的太嚴重了吧。以前的人讀書，好像也沒有什么目標，只是知道上課要認真聽，考試要考好。這樣就可以了。也從來沒想過，我學這個到底有什么用呢。 但是上了大學后，一切都改變了。我們的學習也不再是為了考試而考試了。尤其是像我們學電子，假如僅僅是為考試的話，那你的大學完全可以過得很輕松，整天睡覺，游戲，照樣可以考高分。那樣畢業了，你說你的大學學習是不是等于0。到頭來還是什么也不是。所以當你進入大學，當你選擇了電子，就決定了你從此要為之付出。不管將來怎樣，只要你朝著自己的方向走，一定會成功的。現在說說FPGA的學習吧，或許，很多人剛接觸FPGA時，可能還在為到底什么是CPLD，什么時FPGA，我到底要學習哪門語言而苦惱，不知大家是不是這樣，但是我曾經就是這樣，也到網上去找過，最后也終于找到了答案。因為那時身邊的人都還沒學過。其實CPLD，FPGA最大的區別也就是FPGA的程序必須由配置芯片經過上電后，將程序寫入芯片中，也就是FPGA的內部存儲器是相當于內存一樣，一掉電就沒了。而CPLD是像單片機一樣，程序是存儲存在內部中的，一上電就可以跑了。二者的功能差不多，但是FPGA的資源比CPLD更加豐富。在CPLD上可以實現的功能，在FPGA上基本都可以實現的。所以也不必去想太多什么是FPGA，CPLD了，只要弄懂了二者的內部結構就可以了。至于學什么語言嗎，首先要看你們在校老師上課是用什么語言，就先那個語言吧，我們學校老師是用VHDL語言的，所以一開始我也是先學VHDL語言，而且學習資料比較多，但是在網上看到，好像公司里面用的比較多的是Verilog HDL語言，為了能看懂一些資料，現在也在學Verilog HDL語言，學習中發現，要是學過C語言的人，會發現Verilog HDL好像更加好理解。 一旦你開始了學習FPGA，那就要堅持下去，因為語言這東西，要是不一下子把它強記住，過不了兩天就又忘了，書本的東西，一定要越快消化越好，這樣你看別人的程序時就不會有什么語言障礙了。之后就是編寫程序，模仿別人的模塊，仿真實驗，這步很重要，要不你就不會發現FPGA功能的強大，你也不知道到底仿真的結果和實際是不是有差別。當你成功時，你一定會感到成功的喜悅。 當你基本的程序都看得懂時，有完整地編個程序，而且在硬件上實驗過時，那么祝賀你入門了，之后的道路就是不斷的實踐，跟學習單片機一樣，只有不斷的學習，不斷的做東西，你的編程能力才會提高。 以上僅僅為作者本人的一點觀點，本人現在還是一個電子白菜，只是苦于自己學習電子找不到捷徑，不想還有更多的人跟我一樣，在電子的道路中不斷摸索，不斷徘徊。看過一個高手對FPGA的認識，自己對FPGA未來的發展更是看好，鑒定了學好的決心，FPGA在電子開發工作中已經上升到數字系統核心處理器，盡快掌握FPGA開發技術顯得非常迫切。總結了一下:傳統的開發方式：一半固定，硬件CPU是不可編程的，另一半靈活是可編程的軟件FPGA新開發形式：兩個部分都是可編程了，FPGA，它代表的就是硬件的編程。這兩部分都可編程的一個結合點就是FPGA上的軟核。另外可以根據需要通過外部單片機把合適的應用bit流寫入到FPGA內，從而完成根據功能需要變更硬件。硬件可重構！使計算機的能力越來越強，方法一:通過提高工藝來提高工作頻率；方法二：通過優化系統體系，并行！新學習思想: FPGA設計有點象圍棋：易學難精帶著問題學習是最有效率的時序性能的調整提高是FPGA開發能力的標志多看書，但要注意，書當做字典，不是所有地方都去看。目前，在FPGA上有三種類型開發方法和應用方向：a、邏輯類應用 b、軟核類應用 c、DSP類應用。邏輯類應用我們接觸的最早，也是FPGA最初的應用領域，大的應用上，一些數字IC設計可以在FPGA做前期的功能驗證，在通信領域，FPGA做信號的編解碼等等，小的應用上我們做的最多的實際是CPLD，完成信號的變換控制等等。軟核應用是前幾年才興起，現在熱門的開發應用方法，在原本需要FPGA結合CPU的地方有成本和靈活性優勢。FPGA的DSP應用是非常有潛力的，性能優勢非常明顯。開發方法是用Matlab的simulink中嵌入廠商的開發工具包，算法驗證在Matlab simulink工具下完成，在開發工具包的支持下生成HDL模塊或者直接生成FPGA下載配置文件，這個方向是FPGA應用最有挑戰能力領域。Mathworks公司不久前也推出了獨立于FPGA廠商的Simulink HDL Coder工具，使的Matlab在數字系統設計領域邁出了堅實的一步，把Simulink 模型和Stateflow框圖生成位真（Bit-Ture）、周期精確（Cycle-Accurate）、可綜合的Verilog和VHDL代碼，為Matlab simulink用戶提供了通往FPGA設計實現的直接通道。看過很多FPGA相關的書，其中內容重復的不少，要看就看經典的。這些是從眾多書中挑出來自己認為不錯的書，望初學者能節省時間，重點閱讀：verilog 數字系統設計教程:：針對初學者學習Verilog HDL硬件描述語言，語言是基礎，首先要能建立一個語言與硬件對應起來的觀念，不能按照C語言的套路。打好基礎很重要。Altera FPGA/CPLD 設計（基礎篇）：介紹FPGA的基本概念，和QuartusII中軟件的基本使用，包括一些內部自帶工具軟件使用。還有仿真軟件ModelSim。Altera FPGA/CPLD 設計（高級篇）：講解一些高級應用，涉及到FPGA開發，高級調試要用到的，比如時序約束，LogicLock等。Nios II軟件架構解析：對Nios軟核的低層的東西，比如中斷、復位，HAL（硬件抽象層）、外設驅動進行橫向解析，對Nios II IDE中的使用設置，軟件開發技巧等進行縱向解析。FPGA應用開發實戰技巧精粹：都是技巧，難得！NiosII嵌入式軟核SOPC設計原理及應用：（就是全面）Nios II體系，Avalon總線，Nios II外設，SOPC硬件系統開發，軟件開發等進行講解。剛才開始接觸邏輯設計很多人會覺得很簡單：因為verilog的語法不多，半天就可以把書看完了。但是很快許多人就發現這個想法是錯誤的，他們經常埋怨綜合器怎么和自己的想法差別這么大：它竟然連用for循環寫的一個計數器都不認識！相信上一段的經歷大部分人都曾有，原因是做邏輯設計的思維和做軟件的很不相同，我們需要從電路的角度去考慮問題。在這個過程中首先要明白的是軟件設計和邏輯設計的不同，并理解什么是硬件意識。軟件代碼的執行是一個順序的過程，編繹以后的機器碼放在存儲器里，等著CPU一條一條的取指并執行；因此軟件設計中經常會帶有順序處理的思維。而邏輯設計則不同，我們設計的是數字電路，它是由很多很多的與非門及D觸發器構成的，上電之后所有與非門和D觸發器都同時工作，不會因為A觸發器的代碼描述在B觸發器之前A觸發器就是先工作，事實上，RTL級代碼的代碼先后順序在綜合成網表文件后這種順序就消失了，取代的是基本邏輯電路之間的互聯關系描述；因此邏輯設計需要的是一種并發的思維，我們也需要用并發的思維去考慮電路的設計。當然，我們設計的電路功能一般都有先后順序的關系，如果這種順序不能通過代碼的先后順序來實現，那么要怎么完成這一功能呢？在邏輯設計中，我們所說的先后順序都是基于時間軸來實現：它的承載體就是時序邏輯，也就是那些觸發器。硬件意識的東西網上談論的已經很多，這里就不再多說了。其次就是要熟悉基本電路的設計。基本的電路不是很多，也就是D觸發器、計數器、移位寄存器、狀態機、多路選擇器、譯碼器等幾種，所有復雜的電路都可由這些基本的電路構成。高手水平高的體現并不是他能寫出一些很奇特的電路，相反，水平高是體現在他們總能將復雜的電路用這些很樸素的基本電路去描述。甚至，你會發現他們的代碼基本上是由if.else、case這些語句構成的，樸素的讓你覺得奇怪。我認為，初學者在入門的時候，對于基本電路的設計應該固定化、標準化，每種電路該用什么樣的代碼描述，應該要固定、統一，盡量少一些花哨的東西。說來這里我舉個例子。以前有幾個朋友因為仿真有問題請我幫忙找問題。他們的代碼寫的很亂，出現了很多種稀奇古怪的電路，一看頭都大了，只好建議他們按照標準的電路重新寫下代碼。結果過了半天，他們就和我說問題不見了。所以，高手們喜歡用簡單的代碼是有道理的，電路的標準化和規范化可以減少許多稀奇古怪的問題，問題少了他們也就能在別人加班的時候回家多睡回覺，呵呵。總之，簡單的、樸素的就是最好的。最后是代碼的規范化。代碼規范主要是代碼書寫、命名等規范。比如不能用TAB鍵空格、低電平有效信號命名時加_n(如rst_n等)、每行只能寫一行代碼等。這些東西網上也很多，這里只是強烈建議大家要嚴格遵守，像華為等公司如果代碼不規范的話肯定是要打回去重寫的。入門結合一兩個小項目把上面所說的事情都做好后，差不多就可以進入入門的階段了（要求稍微嚴格了一點點，呵呵）。入門階段要學的有：設計時序；理解約束的原理及如何加約束。先談談設計時序。設計時序是進行邏輯設計的基本要求：時序是設計出來的，不是仿出來的，更不是湊出來的。很多人在做邏輯設計時喜歡一上來就狂寫代碼，寫到一半后發現信號間的時序出問題了，只好推倒重來；好不容易反復了幾次之后，通過仿真軟件看了下，差不多要對了，于是再湊一下時序，竟然對了！但這個做法除了設計周期長外，代碼的質量也難以保證，往往存在很多冗余的邏輯，甚至有一些隱藏著較深的bug。為什么會出現上面的問題呢？因為我們設計的是數字邏輯，而信號之間的邏輯關系往往是比較復雜的，在內部信號很多的情況下，僅憑拍下腦袋就寫代碼肯定是不能理清楚它們之前的復雜的關系，所以出錯在所難免。正確的做法是我們要先對整個設計有一些規劃-時時刻刻都要有設計時序的思想。設計時序最重要的是做好方案，這里說的方案絕不是只是擺幾個框圖在那里。我們在做設計的時候需要做總體設計方案、邏輯詳細設計方案。這兩種方案包括了很多東西，邏輯總體方案主要是一級模塊的劃分及接口時序的定義，而邏輯詳細方案就是代碼的文字及圖形描述！對于入門者來說，接觸的比較多的是邏輯詳細設計方案。在這一級別的方案中，我們是要求的是至少要做到模塊內部所有關鍵信號的時序都要先設計好，這里講的設計時序主要就是畫波形圖，在一個操作周期內每個信號在每一個時鐘周期該是什么樣子就畫成什么樣子。 附圖（時序圖）是我曾設計的一個模塊的主要信號時序：aes_cnt信號控制著w_fifo_rden、aes_ready等信號，是該模塊的關鍵信