《FPGA應用技術及實踐》電子教案學習情境五VHDL設計數字系統任務一任務二任務三任務四多路選擇器的設計（4課時）寄存器的設計（4課時）1位全加器的設計（4課時）計數器的設計（4課時）學習情境學習情境五VHDL設計數字系統教學任務任務一多路選擇器的VHDL設計學時4教學目標專業能力：學習應用QuartusII軟件進行VHDL文本輸入的方法學習VHDL語言源程序編寫方法掌握多路選擇器的VHDL設計方法方法能力：相關軟件、開發板的學習、適應能力邏輯分析、總結歸納的能力實踐動手能力社會能力：工作細致認真，有責任心具有團隊協作能力語言表達能力教學內容1、應用QuartusII軟件進行VHDL文本輸入的方法2、多路選擇器的VHDL設計3、VHDL結構和語法重點應用QuartusII軟件進行VHDL文本輸入的方法難點VHDL結構和語法教學設計教學方法演示法、案例教學法、現場觀摩法教學場所與條件FPGA實訓基地、多媒體教室階段行為步驟（內容）教學手段時間資訊明確任務，收集QuartusII軟件文本輸入方法和VHDL設計語言的相關資料以及多路選擇器的VHDL設計資料問題導向法20計劃確定設計思路和具體實施方法小組討論法、確定該項目工作計劃10決策分組展示初步方案，相互討論、修改方案；教師分析、答疑；根據學生、教師共同點評，修訂、確定最終方案集中討論講授法15實施對學生分組，利用QuartusII軟件和FPGA開發板完成多路選擇器的VHDL設計并進行驗證教師演示講解學生分工協作，自行完成80檢查檢查任務的完成情況，分析不足逆向檢查20評價匯報學習、工作心得；對任務完成情況，進行自我評價與教師評價學生自評、小組互評、教師評價15學習情境五：VHDL設計數字系統任務一：多路選擇器的VHDL設計教學方案一、資訊明確任務，收集QuartusII軟件文本輸入方法和VHDL設計語言的相關資料以及多路選擇器的VHDL設計資料。問題引領：學生通過查閱資料、網絡、視頻等途徑獲取以下信息：1、多路選擇器的功能是什么？2、多路選擇器的輸入輸出信號有哪些？3、如何利用軟件來完成多路選擇器的設計？4、VHDL程序由幾個部分構成？二、計劃分組討論引導問題，確定多路選擇器的設計思路，討論設計重點、難點與實施方案。三、決策（1）分組展示初步方案，教師講解相關知識點，相互討論、修改方案；（2）根據學生、教師的點評，修訂、確定最終生產方案。教師講授：審閱學生制定的初步表達方案，分析學生對基本知識掌握程度，以確定講授新知識點的范圍和重點。項目一VHDL設計簡述與基于原理圖輸入的設計方法相比，用硬件描述語言來進行系統設計更具有一般性，更高效，更適合于大系統和復雜系統設計。在學習硬件描述語言與軟件描述語言（如C語言）間的最大不同就是，絕不能單純從分析基于硬件描述語言與軟件描述語言的程序代碼來了解其描述的電路功能，而是要重點分析其對應的電路構成和仿真波形，特別是時序仿真波形。項目二多路選擇器的VHDL描述多路選擇器是典型的組合邏輯電路，下面以2選1數據選擇器進行介紹。2選1多路選擇器結構例12選1多路選擇器描述一ENTITYmux21aISPORT(a,b:INBIT;s:INBIT;y:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISBEGINy<=aWHENs='0'ELSEb;ENDARCHITECTUREone;例22選1多路選擇器描述二ENTITYmux21aISPORT(a,b:INBIT;s:INBIT;y:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISSIGNALd,e:BIT;BEGINd<=aAND(NOTS);e<=bANDs;y<=dORe;ENDARCHITECTUREone;例32選1多路選擇器描述三ENTITYmux21aISPORT(a,b,s:INBIT;y:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISBEGINPROCESS(a,b,s)BEGINIFs='0'THENy<=a;ELSEy<=b;ENDIF;ENDPROCESS;ENDARCHITECTUREone;2選1數據選擇器的時序仿真波形如下所示項目三VHDL語句結構和語法說明1、實體表達VHDL完整的、可綜合的程序結構必須能完整地表達一片專用集成電路ASIC器件的端口結構和電路功能。其必須包含實體和結構體兩個最基本的語言結構。實體：描述的是電路器件的端口構成和信號屬性，其最簡表達式如下。ENTITYe_nameISPORT(p_name:port_mdata_type;…p_namei:port_midata_type);ENDENTITYe_name;2、實體名實體名是標識符，由設計者自定。實體名實際上表達的是該設計電路的器件名，最好根據相應電路的功能來確定。但應注意：不應用數字或中文定義實體名，也不應用與EDA工具庫中已定義好的元件名作為實體名，且不能用數字起頭的實體名。3、端口語句和端口信號名描述電路的的端口及其端口信號必須用端口語句PORT()引導，并在語句結尾處加分號。4、端口模式可綜合的端口模式有四種，分別是IN、OUT、INOUT和BUFFER，用于定義端口上數據的流動方向和方式：BUFFER與INOUT的區別：當需要輸入數據時，BUFFER模式的輸入信號是由入內部產生、向外輸出的信號，即反饋信號；而INOUT模式的輸入信號是由外部輸入的。5、數據類型在VHDL設計中必須預先定義好要使用的數據類型。常見的數據類型有：INTEGER類型、BOOLEAN類型、STD_LOGIC類型和BIT類型等。BIT數據類型的信號規定的取值范圍是邏輯1和0。在VHDL中，邏輯位0和1的表達必須加單引號，否則VHDL綜合器會將0和1解釋為整數數據類型INTEGER。BIT數據類型可參與邏輯運算或算術運算，其結果仍是位的數據類型。6、結構體表達ARCHITECTUREarch_nameOFe_nameIS[說明語句]BEGIN(功能描述語句)ENDARCHITECTUREarch_name；ARCHITECTURE、OF、IS、BEGIN和ENDARCHITECTURE都是描述結構體的關鍵詞，在描述中必須包含它們。Arch_name是結構體名，是標識符。“說明語句”包括在結構體中，用以說明和定義數據對象、數據類型、元件調用聲明等等。“說明語句”不是必須的，而“功能描述語句”是必須的，結構體中必須給出相應的電路功能描述語句，可以是并行語句，順序語句或它們的混合。7、賦值符號和數據比較符號例1中表達式y<=a表示輸入端口a的數據向輸出端口y傳輸；也可認為是信號a向信號y賦值。在VHDL仿真中賦值操作y<=a并非立即發生，而是要經歷一個模擬器的最小分辨時間后，才將a的值賦予y。VHDL要求賦值符兩邊的信號數據類型必須一致。8、邏輯操作符例2中出現的AND、OR和NOT是邏輯操作符號。VHDL共有七種基本邏輯操作符，分別是AND（與）、OR（或）、NAND（與非）、NOR（或非）、XOR（異或）、XNOR（同或）和NOT（取反）。邏輯操作要求操作數的數據類型有三種，BIT、BOOLEAN和STD_LOGIC。9、條件語句例3中的IF_THEN_ELSE為VHDL順序語句的一種表達方式，其描述了一個多路選擇器的電路行為。IF語句必須以ENDIF結束。10、WHEN_ELSE條件信號賦值語句例一中所用的是條件信號賦值語句，這是一種并行賦值語句，其表達方式如下：賦值目標<=表達式WHEN賦值條件ELSE表達式WHEN賦值條件ELSE…表達式；在結構體中的條件信號賦值語句的功能與在進程中的IF語句相同，在執行條件信號語句時，每一“賦值條件”是按書寫的先后關系逐項測定的，一旦發現“賦值條件＝True”，立即將“表達式”的值賦給“賦值目標”信號。11、進程語句和順序語句由“PROCESS…ENDPROCESS”引導的語句稱為進程語句。在VHDL中，所有合法的順序描述語句都必須放在進程語句中。PROCESS旁的(a，b，c)稱為進程的敏感信號表，通常要求將進程中所有的輸入信號都放在敏感信號表中。當某一敏感信號從原來的1跳變到0，或者從0跳變到1時，就將啟動此進程語句，于是此PROCESS至ENDPROCESS引導的語句被執行一遍，然后返回進程的起始端，進入等待狀態，直到下一次敏感信號表中某一信號或某些信號發生事件才再次進入“啟動－運行”狀態。在一個結構體中可以包含任意個進程語句結構，所有