EDA第二章PLD硬件特性與編程技術(shù)EDA技術(shù)與VHDL第3章PLD硬件特性與編程技術(shù)3.1概論

圖3-1基本PLD器件的原理結(jié)構(gòu)圖

邏輯可編程查找表邏輯結(jié)構(gòu)FPGA查找表結(jié)構(gòu)單元

內(nèi)容可編程3.1.1可編程邏輯器件的發(fā)展歷程70年代80年代90年代PROM和PLA器件改進的PLA器件GAL器件FPGA器件EPLD器件CPLD器件內(nèi)嵌復雜功能模塊的SoPCPLD期間的發(fā)展歷程

1970，PROM,EPROM,EEPROM結(jié)構(gòu)的PLD1974，PLA(ProgrammableLogicArray)1977，PAL(ProgrammableArrayLogic)MMI公司，PAL16L81985GAL(GenericArrayLogic)Lattice公司GAL16V8,GAL20V81985，EPLD(ErasablePLD)Altera公司1985，F(xiàn)PGA（FieldProgamableGateArray）Xilinx公司1989，CPLD（ComplexPLD）Lattice公司3.1概論

3.1.2PLD的分類圖3-2按集成度(PLD)分類

3.1概論

3.1.2PLD的分類1．熔絲(Fuse)型器件。

2．反熔絲(Anti-fuse)型器件

。

3．EPROM型。稱為紫外線擦除電可編程邏輯器件

。

4．EEPROM型

。

5．SRAM型

。

6．Flash型

。

CPLDFPGA3.2簡單PLD原理3.2.1電路符號表示圖3-3常用邏輯門符號與現(xiàn)有國標符號的對照

3.2.1電路符號表示

圖3-4PLD的互補緩沖器

圖3-5PLD的互補輸入

圖3-6PLD中與陣列表示

圖3-7PLD中或陣列的表示3-8陣列線連接表示

3.2簡單PLD原理3.2.2PROM圖3-9PROM基本結(jié)構(gòu)

PROM的基本結(jié)構(gòu)地址位寬度：n數(shù)據(jù)位寬度：m3.2簡單PLD原理3.2.2PROMPROM中的地址譯碼器是完成PROM存儲陣列的行的選擇，其邏輯函數(shù)是：

3.2簡單PLD原理3.2.2PROMPROM的

邏輯函數(shù)不可編程可編程3.2簡單PLD原理3.2.2PROM圖3-10PROM的邏輯陣列結(jié)構(gòu)

PROM可編程邏輯陣列我們現(xiàn)在來看一個2X2的PROM的電路結(jié)構(gòu)2X2PROM的邏輯陣列圖連接符號用PROM實現(xiàn)半加器00010110這些存儲單元的值？半加器邏輯表達式（PROM）PLD的問題？只能用于組合邏輯輸入變量的增加，存儲容量按2的冪次增加不適合很多輸入變量的組合邏輯電路實現(xiàn)原因？與陣列不可編程；或陣列可編程。解決辦法？

PLAPLA的結(jié)構(gòu)與或陣列均可編程PLA與PROM的比較PLAPROM地址000001010011100101110111PLA的問題需要簡化的邏輯函數(shù)表達式。多輸入輸出時，簡化算法復雜。運行速度下降。已經(jīng)淘汰，現(xiàn)主要用于全定制ASIC芯片中新的替代PLD器件是？PAL的結(jié)構(gòu)等價表達與陣列可編程或陣列固定PAL16V8的結(jié)構(gòu)PAL器件的方框圖PAL器件的特點與陣列可編程，或陣列不可編程具有時鐘輸入，觸發(fā)器電路，可用于時序電路設計不同應用需要不同PAL器件，器件種類較多采用熔絲工藝，一次編程。已經(jīng)被GAL器件所取代GAL的原理和PAL基本一樣，差別是：輸出端增加了通用結(jié)構(gòu)輸出邏輯宏單元（OLMC）改變輸出方式，通過軟件對其編程即可實現(xiàn)，而PAL必須進行硬件的改變。使用過程中，一種GAL器件可以替代相同管腳數(shù)的所有PAL器件。存儲單元采用E2CMOS技術(shù)，可重復擦寫。2.2.5GAL圖3-18GAL16V8的結(jié)構(gòu)圖

邏輯宏單元輸入/輸出口輸入口時鐘信號輸入三態(tài)控制可編程與陣列固定或陣列GAL16V8OLMC結(jié)構(gòu)之1，2（GAL）寄存器輸出結(jié)構(gòu)寄存器雙向輸出結(jié)構(gòu)OLMC結(jié)構(gòu)之3，4（GAL）組合輸出雙向結(jié)構(gòu)復合型組合輸出結(jié)構(gòu)OLMC結(jié)構(gòu)之5，6（GAL）反饋輸入結(jié)構(gòu)輸出反饋結(jié)構(gòu)OLMC結(jié)構(gòu)之7（GAL）簡單模式輸出GAL器件的問題？規(guī)模太小寄存器資源太少，不能構(gòu)成復雜時序電路。I/O不夠靈活，限制了片內(nèi)資源的利用率。需要專用編程工具解決：CPLD的出現(xiàn)CPLD的原理產(chǎn)品Altera的MAX7000，MAX3000系列（EEPROM工藝）Xilinx的XC9500系列（Flash工藝）Lattice,Cypress的大部分產(chǎn)品（EEPROM工藝）下面以Altera公司的MAX7000系列介紹之。3.3CPLD的結(jié)構(gòu)與工作原理圖3-27MAX7128S的結(jié)構(gòu)

1．邏輯陣列塊(LAB)基于乘積項的PLDPLD的組成：宏單元（Marocell)可編程連線（PIA)I/O控制塊宏單元宏單元是PLD的基本結(jié)構(gòu)，由它來實現(xiàn)基本的邏輯功能，下圖是宏單元（Marocell)，的結(jié)構(gòu)MAX7000的宏單元結(jié)構(gòu)宏單元的構(gòu)成說明（一）由三部分組成乘積項陣列基本乘積項，共享擴展乘積項，并聯(lián)擴展乘積項，乘積項選擇矩陣可編程D觸發(fā)器各部分的具體作用是：？？？宏單元的構(gòu)成說明（二）乘積項陣列（圖左）實際就是一個與或陣列，每一個交叉點都是一個可編程熔絲，如果導通就是實現(xiàn)“與”邏輯。乘積項選擇矩陣（圖中間）是一個“或”陣列。兩者一起完成組合邏輯?？删幊藾觸發(fā)器（圖右側(cè)）D觸發(fā)器的時鐘，清零輸入都可以編程選擇，可以使用專用的全局清零和全局時鐘，也可以使用內(nèi)部邏輯（乘積項陣列）產(chǎn)生的時鐘和清零。如果不需要觸發(fā)器，也可以將此觸發(fā)器旁路，信號直接輸給PIA或輸出到I/O腳。3.3CPLD的結(jié)構(gòu)與工作原理3．擴展乘積項圖3-28共享擴展乘積項結(jié)構(gòu)

3．擴展乘積項圖3-29并聯(lián)擴展項饋送方式

并聯(lián)擴展項不同宏單元信號的級聯(lián)實現(xiàn)復雜邏輯3.3CPLD的結(jié)構(gòu)與工作原理4．可編程連線陣列(PIA)圖2-30PIA信號布線到LAB的方式

5．I/O控制塊圖3-31EPM7128S器件的I/O控制塊

問題：軟件如何進行編程？PLD器件I/O的使用提示可配置為：單向輸入、單向輸出、雙向、三態(tài)等端口PLD器件內(nèi)部信號不能實現(xiàn)“高阻態(tài)”與其他器件連接時應注意電平匹配高阻輸出時，不能連接過高的電平邏輯請看下圖的接法LED是否能控制？I/O的高阻輸出IO56=‘Z’LED不亮IO56=‘0’LED亮是嗎？FPGA原理：查找表采用查找表結(jié)構(gòu)的PLD稱為FPGA如altera的ACEX,APEX系列,xilinx的Spartan,Virtex系列等。查找表（Look-Up-Table)簡稱為LUT，LUT本質(zhì)上就是一個RAM。FPGA中用4輸入的LUT每一個LUT相當于一個有4位地址線的16x1的RAM。一個N輸入LUT可以實現(xiàn)N個輸入變量的任何邏輯功能，如N輸入“與”、N輸入“異或”等。查找表實例3.4FPGA的結(jié)構(gòu)與工作原理4輸入查表表的例子查找表的工作過程說明LUT的工作過程用戶通過原理圖或HDL語言描述了一個邏輯電路PLD/FPGA開發(fā)軟件計算邏輯電路的所有可能的結(jié)果（代碼），并把結(jié)果事先寫入RAM輸入一個信號進行邏輯運算就等于輸入一個地址進行查表，找出地址對應的內(nèi)容，然后輸出即可。實際的LUT結(jié)構(gòu)3.4.2Cyclone系列器件的結(jié)構(gòu)與原理圖2-38LAB陣列

連續(xù)布線(Altera基于查找表（LUT）的FPGA)LABLE3.4.2Cyclone系列器件的結(jié)構(gòu)與原理圖3-34CycloneLE結(jié)構(gòu)圖

3.4.2Cyclone系列器件的結(jié)構(gòu)與原理圖3-35CycloneLE普通模式

3.4.2Cyclone系列器件的結(jié)構(gòu)與原理圖3-36CycloneLE動態(tài)算術(shù)模式

3.4.2Cyclone系列器件的結(jié)構(gòu)與原理圖3-40快速進位選擇鏈

3.4.2Cyclone系列器件的結(jié)構(gòu)與原理圖3-37CycloneLAB結(jié)構(gòu)

3.4FPGA的結(jié)構(gòu)與工作原理圖3-41LUT鏈和寄存器鏈的使用

3.4.2Cyclone系列器件的結(jié)構(gòu)與原理3.4.2Cyclone系列器件的結(jié)構(gòu)與原理圖3-39LAB控制信號生成

嵌入式陣列塊EAB是在輸入、輸出口上帶有寄存器的RAM塊，是由一系列的嵌入式RAM單元構(gòu)成。用EAB構(gòu)成不同結(jié)構(gòu)的RAM和ROM輸出時鐘DRAM/ROM256x8512x41024x22048x1DDD寫脈沖電路輸出寬度8,4,2,1

數(shù)據(jù)寬度8,4,2,1地址寬度8,9,10,11寫使能輸入時鐘EAB的作用用作ROM,RAM,FIFO等各種類型存儲器實現(xiàn)計數(shù)器，地址譯碼器，硬件乘法器等多個EAB可組合，以滿足更大規(guī)模的應用3.4FPGA的結(jié)構(gòu)與工作原理圖3-42LVDS連接

3.4.2Cyclone系列器件的結(jié)構(gòu)與原理FPGA和CPLD的比較1.邏輯單元FPGA：單元小，每個單元輸入變量只有幾個，邏輯功能弱，觸發(fā)器相對多。實現(xiàn)較復雜的功能需要幾個單元互聯(lián)組合才能完成?；ヂ?lián)關系復雜，適合于數(shù)據(jù)型系統(tǒng)，所需觸發(fā)器多，但邏輯相對簡單。CPLD：大單元，變量20~28個，單元功能強大，能完成復雜函數(shù)，因而互聯(lián)關系簡單，延時=本身延時+集總總線。觸發(fā)器資源少。2.互連資源CPLD：PIA聯(lián)線，任一輸入、輸出之間的延時相等，可預測FPGA:互聯(lián)方式多，實現(xiàn)同一個功能可能有不同方案，延時不等，延時不可預測，因此在用FPGA設計ASIC時除要設計功能，還要進行延時設計。3.編程工藝CPLD：EEPROMEPROMFLASH工藝，功耗大，保密性好FPGA:SRAM工藝，需要配置芯片，功耗低，保密性差，但可在工作時更換其內(nèi)容，實現(xiàn)不同的邏輯。

補充內(nèi)容：

FPGA和CPLD的開發(fā)應用選擇由于各PLD公司的FPGA/CPLD產(chǎn)品在價格、性能、邏輯規(guī)模和封裝(還包括對應的EDA軟件性能)等方面各有千秋，不同的開發(fā)項目，必須作出最佳的選擇。在應用開發(fā)中一般應考慮以下幾個問題。1．器件的邏輯資源量的選擇開發(fā)一個項目，首先要考慮的是所選的器件的邏輯資源量是否滿足本系統(tǒng)的要求。2．芯片速度的選擇隨著可編程邏輯器件集成技術(shù)的不斷提高，F(xiàn)PGA和CPLD的工作速度也不斷提高，pintopin延時已達ns級，在一般使用中，器件的工作頻率已足夠了。3．器件功耗的選擇由于在線編程的需要，CPLD的工作電壓多為5V，而FPGA的工作電壓的流行趨勢是越來越低，3.3V和2.5V的低工作電壓的FPGA的使用已十分普遍。4．FPGA/CPLD的選擇FPGA/GPLD的選擇主要看開發(fā)項目本身的需要，對于普通規(guī)模且產(chǎn)量不是很大的產(chǎn)品項目，通常使用CPLD比較好。這是因為：(1)在中小規(guī)模范圍，CPLD價格較便宜，能直接用于系統(tǒng)。(2)開發(fā)CPLD的EDA軟件比較容易得到，其中不少PLD公司將有條件地提供軟件。(3)CPLD的結(jié)構(gòu)大多為EEPROM或FlashROM形式，編程后即可固定下載的邏輯功能，使用方便，電路簡單。(4)目前最常用的CPLD多為在系統(tǒng)可編程的硬件器件，編程方式極為便捷。(5)CPLD中有專門的布線區(qū)和許多塊，無論實現(xiàn)什么樣的邏輯功能，或采用怎樣的布線方式，引腳至引腳間的信號延時幾乎是固定的，與邏輯設計無關。FPGA的使用途徑主要有以下4個方面：(1)直接使用。即如CPLD那樣直接用于產(chǎn)品的電路系統(tǒng)板上。(2)間接使用。其方法是首先利用FPGA完成系統(tǒng)整機的設計，包括最后的電路板的定型，然后將充分檢證的成功的設計軟件，如VHDL程序，交付原供產(chǎn)商進行相同封裝形式的掩模設計。(3)硬件仿真。由于FPGA是SRAM結(jié)構(gòu)，且能提供龐大的邏輯資源，因而適用于作各種邏輯設計的仿真器件。從這個意義上講，F(xiàn)PGA本身即為開發(fā)系統(tǒng)的一部分。(4)專用集成電路ASIC設計仿真。2.5硬件測試技術(shù)圖2-43邊界掃描電路結(jié)構(gòu)

2.5.1內(nèi)部邏輯測試2.5.2JTAG邊界掃描測試2.5.2JTAG邊界掃描測試引腳描述功能TDI測試數(shù)據(jù)輸入(TestDataInput)測試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在TCK的上升沿移入。TDO測試數(shù)據(jù)輸出(TestDataOutput)測試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在TCK的下降沿移出。如果數(shù)據(jù)沒有被移出時，該引腳處于高阻態(tài)。TMS測試模式選擇(TestModeSelect)控制信號輸入引腳，負責TAP控制器的轉(zhuǎn)換。TMS必須在TCK的上升沿到來之前穩(wěn)定。TCK測試時鐘輸入(TestClockInput)時鐘輸入到BST電路，一些操作發(fā)生在上升沿，而另一些發(fā)生在下降沿。TRST測試復位輸入(TestResetInput)低電平有效，異步復位邊界掃描電路(在IEEE規(guī)范中，該引腳可選)。表2-1邊界掃描IO引腳功能

圖2-44邊界掃描數(shù)據(jù)移位方式

2.5.2JTAG邊界掃描測試圖2-45JTAGBST系統(tǒng)內(nèi)部結(jié)構(gòu)

2.5.2JTAG邊界掃描測試圖2-46JTAGBST系統(tǒng)與與FLEX器件關聯(lián)結(jié)構(gòu)圖

2.5硬件測試技術(shù)圖2-47JTAGBST選擇命令模式時序

2.5.2JTAG邊界掃描測試2.5硬件測試技術(shù)2.5.2JTAG邊界掃描測試TAP控制器的命令模式有：

SAMPLE／PRELOAD指令模式

EXTEST指令模式

BYPASS指令模式

IDCODE指令模式

USERCODE指令模式

2.5.3嵌入式邏輯分析儀2.6FPGA/CPLD產(chǎn)品概述2.6.1Lattice公司CPLD器件系列1.ispLSI器件系列

（1）ispLSI1000E系列。（2）ispLSI2000E/2000VL/200VE系列。（3）ispLSI5000V系列。（4）ispLSI8000/8000V系列。

2.6FPGA/CPLD產(chǎn)品概述2.6.1Lattice公司CPLD器件系列2.

ispLSI器件的結(jié)構(gòu)與特點

（1）采用UltraMOS工藝。（2）系統(tǒng)可編程功能，所有的ispLSI器件均支持

ISP功能。（3）邊界掃描測試功能。（4）加密功能。（5）短路保護功能。2.6FPGA/CPLD產(chǎn)品概述2.6.1Lattice公司CPLD器件系列3.ispMACH4000系列

4.LatticeEC&ECP系列

ispMACH4000系列CPLD器件有3.3V、2.5V和1.8V三種供電電壓，分別屬于ispMACH4000V、ispMACH4000B和ispMACH4000C器件系列。

2.6FPGA/CPLD產(chǎn)品概述2.6.2Xilinx公司的FPGA和CPLD器件系列

1.Virtex-4系列FPGA2.SpartanⅡ&Spartan-3&Spartan3E器件系列

3.XC9500&XC9500XL系列CPLD4.XilinxFPGA配置器件SPROM5.Xilinx的IP核

2.6FPGA/CPLD產(chǎn)品概述2.6.3Altera公司FPGA和CPLD器件系列

1.StratixII系列FPGA2.Stratix系列FPGA3.ACEX系列FPGA4.FLEX系列FPGA5.MAX系列CPLD6.Cyclone系列FPGA低成本FPGA7.CycloneII系列FPGA8.MAXII系列器件

9.Altera宏功能塊及IP核

2.6FPGA/CPLD產(chǎn)品概述2.6.4Actel公司的FPGA器件

2.6.5Altera公司的FPGA配置方式與配置器件

器件功能描述封裝形式EPC21695680×1位，3.3/5V供電20腳PLCC、32腳TQFPEPC11046496×1位，3.3/5V供電8腳PDIP、20腳PLCCEPC1441440800×1位，3.3/5V供電8腳PDIP、20腳PLCC表2-2AlteraFPGA常用配置器件

2.7編程與配置表2-3圖2-48接口各引腳信號名稱

基于電可擦除存儲單元的EEPROM或Flash技術(shù)。

基于SRAM查找表的編程單元。

基于反熔絲編程單元。

引腳12345678910PS模式DCKGNDCONF_DONEVCCnCONFIG-nSTATUS-DATA0GNDJATG模式TCKGNDTDOVCCTMS---TDIGND2.7編程與配置2.7.1JTAG方式的在系統(tǒng)編程

圖2-48CPLD編程下載連接圖

2.7編程與配置2.7.1JTAG方式的在系統(tǒng)編程

圖2-49多CPLD芯片ISP編程連接方式

2.7編程與配置2.7.2使用PC并行口配置FPGA圖2-50PS模式，F(xiàn)LEX10K配置時序

2.7.2使用PC并行口配置FPGA圖2-51多FPGA芯片配置電路

2.7編程與配置2.7.3FPGA專用配置器件

圖2-52FPGA使用EPC配置器件的配置時序

2.7編程與配置2.7.3FPGA專用配置器件

圖2-53FPGA的配置電路原理圖（注，此圖來自Altera資料，中間一上拉線應串1K電阻）

2.7編程與配置2.7.3FPGA專用配置器件

圖2-54EPCS器件配置FPGA的電路原理圖

2.7編程與配置2.7.4使用單片機配置FPGA圖2-55用89C52進行配置

2.7編程與配置2.7.5使用CPLD配置FPGA使用單片機配置的缺點：1、速度慢，不適用于大規(guī)模FPGA和高可靠應用；2、容量小，單片機引腳少，不適合接大的ROM以存儲較大的配置文件；3、體積大，成本和功耗都不利于相關的設計。

習題2-1OLMC有何功能？說明GAL是怎樣實現(xiàn)可編程組合電路與時序電路的。2-2什么是基于乘積項的可編程邏輯結(jié)構(gòu)？2-3什么是基于查找表的可編程邏輯結(jié)構(gòu)？2-4FLEX10K系列器件中的EAB有何作用？2-5與傳統(tǒng)的測試技術(shù)相比，邊界掃描技術(shù)有何優(yōu)點？2-6解釋編程與配置這兩個概念。2-7請參閱相關資料，并回答問題：如本章給出的歸類方式，將基于乘積項的可編程邏輯結(jié)構(gòu)的PLD器件歸類為CPLD；將基于查找表的可編程邏輯結(jié)構(gòu)的PLD器件歸類為FPGA，那么，APEX系列屬于什么類型PLD器件？MAXII系列又屬于什么類型的PLD器件？為什么？實驗與設計單片機或CPLD及EPROM配置FPGA電路設計

根據(jù)圖2-50和圖2-55設計一個可對EPF1K30配置的電路，其中的配置文件存儲器可以用EPROM(如27C040)擔任，配置控制器用EPM7128S或89C51來擔任，要求EPROM能放置2個配置文件，由CPLD或單片機通過控制EPROM地址線的方式，根據(jù)接受命令的方式對FPGA配置不同的配置文件。3.5硬件測試技術(shù)1.何為JTAG？2.何為嵌入式邏輯分析儀？JTAG：起源隨著IC技術(shù)的發(fā)展，PCB越來越復雜，尤其是SMD器件(surfacemountpackagingdevice)的大量使用，PCB面積越越小。傳統(tǒng)測試方法難以使用externaltestprobes（外部測試探針）“bed-of-nails”testfixtures（針床測試設備）1980年，JTAG（theJointTestActionGroup）組織提出了一種新的測試方案JTAG：結(jié)構(gòu)定義了一種boundary-scantesting方法，在IC芯片中增加實現(xiàn)這種測試的電路。該方法后來成為IEEE1149.1標準圖示：JTAG接口的信號定義JTAG：功能有3個功能：內(nèi)部測試一IC內(nèi)部的邏輯測試外部測試一IC間相互連接的測試（PCB線路測試）取樣測試一IC正常運行時的數(shù)據(jù)取樣測試現(xiàn)在，JTAG電路和接口被廣泛用于芯片的代碼下載,請看電路圖FLEX10K等器件的JTAG電路JTAG:更多內(nèi)容參見文獻：IEEE1149.1(JTAG)Boundary-ScanTestinginAlteraDevices September2000,ver.4.05ApplicationNote39相關器件的datasheet嵌入式邏輯分析儀利用FPGA中的嵌入式RAM模塊和少量的邏輯資源，可以在FPGA中實現(xiàn)一個簡單的嵌入式邏輯分析儀，將內(nèi)部邏輯單元的信號狀態(tài)通過JTAG口讀出，幫助設計者調(diào)試Altera的SingalTapII3.7PLD器件的配置與編程

何謂配置和編程？將VHDL代碼形成的文件寫入PLD器件的過程配置（configure）和編程(program)的區(qū)別Program：對flash或者EEPROM工藝的配置芯片或者PLD器件進行寫入的過程Configure：對SDRAM工藝的FPGA寫入數(shù)據(jù)必須每次上電后均要進行一次，編程文件保存在配置芯片中，上電時從編程芯片下載到FPGA中Altera的CPLD和FPGA的

配置編程過程CPLD器件可獨立使用，無需其他編程芯片，直接通過JTAG接口或其他接口進行編程(ISP技術(shù))FPGA器件不能獨立使用（調(diào)試時可以），需要和配置芯片一起使用，在生產(chǎn)時，代碼寫入配置芯片中，應用時，加電后代碼自動從配置芯片寫入FPGA中（ICR-in_circuitReconfigurablility）PLD器件的2種配置方法通過專用編程器配置通過PC機配置通過專用編程器配置MAX7128的配置電路MAX7000Sdevicesarein-systemprogrammableviaanindustry-standard4-pin

JointTestActionGroup(JTAG)interface(IEEEStd.1149.1-1990).TheISPcircuitryinMAX7000SdevicesiscompatiblewithIEEEStd.1532specification.TheIEEEStd.1532isastandarddevelopedtoallowconcurrentISPbetweenmultiplePLDvendors.電路圖MAX7128的配置電路圖多片MAX7128的配置電路圖Altera公司的FPGA的配置 共有7種模式：PassiveSerial(PS)ActiveSerial(AS)PassiveParallelSynchronous(PPS)FastPassiveParallel(FPP)

PassiveParallelAsynchronous(PPA)PassiveSerialAsynchronous(PSA)JointTestActionGroup(JTAG)JTAG模式 可通過FGPA的MSEL0,MSEL1引腳選擇被動/主動串行/并行異步/同步？？？有關配置的術(shù)語被動/主動

是指FPGA的配置過程是FPGA發(fā)起還是配置器件（主 機host）發(fā)起，如是FPGA器件發(fā)起配置，則為主動， 否則為被動串行/并行

配置數(shù)據(jù)通過一根數(shù)據(jù)線傳送道到FPGA中為串行，并 行配置一般有8根數(shù)據(jù)線，速度更快異步/同步 異步配置，沒有時鐘信號線，同步配置有時鐘信號線PassiveSerial(PS)被動串行可通過一下2種方式配置：theenhancedconfigurationdevices

EPC16,EPC8,andEPC4),EPC2,EPC1,EPC1441

serialsynchronousmicroprocessorinterface：heUSBBlasterUSBPortDownloadCable,MasterBlasteTMrcommunicationscable,ByteBlasterTMIIparalleldownloadcableByteBlasterMVTMparallelportdownloadcable.3.7編程與配置使用PC并行口對FPGA配置進行ICR在系統(tǒng)重配置圖3-50PS模式，F(xiàn)LEX10K配置時序

ActiveSerial(AS)主動串行

Configurationwiththeserialconfigurationdevices(EPCS1andEPCS4).用于Cyclone系列器件的配置必須使用ByteBlaster