一、1、總線是連接CPU和內存、緩存、外部控制芯片之間的數據通道。系統總線主要包括地址總線、

數據總線、控制總線。

二、1、從功能上來看，8086CPU可分為兩局部，即總線接口部件BIU和執行部件EU

（1）1514131211109876543210

0FDFIFTFSFZFAFPFCF

③20位地址加法器（用來產生20位地址）；

④6字節（8088為4字節）指令隊列緩沖器；

⑤總線控制邏輯。

功能：負責從內存中取指令，送入指令隊列，實現CPU與存儲器和I/O接口之間的數據傳送。

（2）執行部件（EU）組成：①ALU（算術邏輯單元）

②通用存放器（AX、BX、CX、DX）

③專用存放器（BP、SP、SKDI）；

④標志存放器（PSW）；

⑤EU控制系統。

功能：負責分析指令和執行指令。

2、BIU和EU的動作協調原那么：

將8086/8088CPU分成二個獨立的功能部件使二者能夠并行工作，把取指令工作和分析指令、執

行指令工作重登進行，從而提高CPU的工作效力，加快指令的執行速度。指令隊列可以被看成是一個

特殊的RAM,它的工作原理是，先進先出"，寫入的指令只能存放在隊列尾，讀出的指令是隊列頭存放

的指令。EU和BIU之間就是通過指令隊列聯系起來，多數情況下，BKJ在不停地向隊列寫入指令，而

EU每執行完一條指令后，就向隊列讀取下一條指令。二者的動作既獨立，又協調。

3、通用存放器8086/8088有4個16位的通用存放器［AX、BX、CX、DX）,可以存放16位的操

作數，也可分為8個8位的存放器（AL>AH；BL、BH；CL、CH；DL、DH）來使用。其中AX稱

為累加器，BX稱為基址存放器，CX稱為計數存放器，DX稱為數據存放器，這些存放器在具體使用上

有一定的差異。

4、指針存放器系統中有兩個16位的指針存放器SP和BP,其中SP是堆棧指針存放器，由它和

堆棧段存放器SS一起來確定堆戌在內存中的位置；BP是基數指針存放器，通常用于存放基地址。

5、變址存放器系統中有兩個16位的變址存放器SI和DI,其中SI是源變址存放器，DI是目的變

址存放器，都用于指令的變址尋址方式。

6、控制存放器IP、標志存放器是系統中的兩個16位控制存放器，其中IP是指令指針存放器，用

來控制CPU的指令執行順序，它和代碼段存放器CS?起可以確定當前所要取的指令的內存地址。順序

執行程序時，CPU每取一個指令字節，IP自動加1,指向下一個要讀取的字節；當IP單獨改變時，會

發生段內的程序轉移；當CS和IP同時改變時，會產生段間的程序轉移。標志存放器的內容被稱為處

理器狀態字PSW,用來存放8086CPU在工作過程中的狀態。

7、段存放器系統中共有4個16位段存放器，即代碼段存放器CS、數據段存放器DS、堆棧段存放

器SS和附加段存放器ES。這些段存放器的內容與有效的地址偏移量一起，可確定內存的物理地址。通

常CS劃定并控制程序區，DS和ES控制數據區，SS控制堆棧區。

8、標志存放器8086/8088內部標志存放器的內容，又稱為處理器狀態字（PSW,ProcessorStatusWord）,

共有9個標志位,可分成兩類：一類為狀態標志，一類為控制標志。

（1）狀態標志位:

CF一進位標志位，做加法時最高位出現進位或做減法時最高位出現借位，該位置1,反之為0.

PF一奇偶標志位，當運算結果的低8位中I的個數為偶數時，那么該位置1,反之為0。

AF一半進位標志位，做字節加法時，當低四位有向高四位的進位，或在做減法時，低四位有向高四位

的借位時,該標志位就置1。通常用于對BCD算術運算結果的調整。(?：11011000+10101110=11000

0110其中AF=1,CF=1)

ZF一零標志位，運算結果為。時，該標志位置L否那么清0，

SF一符號標志位，當運算結果的最高位為1,該標志位置1,否那么清0。即與運算結果的最高位相同。

OF一溢出標志位，反映運算結果是否超出了8位或16位帶符號數所能表達的范圍，OF=1,否那么

OF=0.

(2)控制標志位；

TF一跟蹤標志位。當該位置1時，將使微處理器進入單步工作方式，通常用于程序的調試。

IF—中斷允許標志位，假設IF=1,那么處理器可以響應可屏蔽中斷，IF=0時不能響應可屏蔽中斷。

DF一方向標志位，假設該位置1,那么串操作指令的地址修改為自動減量方向，反之，為自動增量方向。

9、8086/8088引腳結構

VCC(40)xGND(I>20)：電源、接地引腳,8088/8086CPU采用單一的+5V電源，但有兩個接地引腳。

CLK(Clock,19)：時鐘信號輸入引腳，時鐘信號的方波信號，占空比約為33%,即1/3周期為高電平，

2/3周期為低電平，8088/8088的時鐘頻率1乂稱為主頻)為5MHz,即從該引腳輸入的時鐘信號的頻率

為5MHz。

RESET(Resei,21)：更位信號輸入引腳，高電平有效。8088/8086CPU要求更位信號至少維持4個時鐘

周期才能起到復位的效果，復位信號輸入之后，CPU結束當前操作，并對處理器的標志存放器、IP、

DS、SS>ES存放器及指令隊列進行清零操作，而將CS設置為0FFFFH。

READY(Ready,22)：“準備好”狀態信號輸入引腳，高電平有效，“Ready"輸入引腳接收來自于內存

單元或I/O端口向CPU發來的“準備好”狀態信號，說明內存單元或I/O端口已經準備好進行讀寫操作。

該信號是協調CPU與內存單元或I/O端口之間進行信息傳送的聯絡信號。

TEST(Test,23)：測試信號輸入引腳，低電平有效。TEST信號與WAIT指令結合起來使用，CPU執行

WAIT指令后，處「等待狀態，當TEST引腳輸入低電平時，系統脫離等待狀態，繼續執行被暫停執行

的指令。

RD(Rcad,32,三態)：讀控制輸出信號引腳，低電平有效，用以指明要執行一個對內存單兀或I/O端口

的讀操作，具體是讀內存單元還是I/O端口，取決于控制信號，

NMI(Non-MaskablcInterrupt,17)^INTR(InterruptRequest,18)：中斷請求信號輸入引腳,引入中斷源

向CPU提出的中斷請求信號，高電平有效，前者為非屏蔽中斷請求，后者為可屏蔽中斷請求信號。

AD15—ADO(AddressDataBus,2—16,三態)：地址/數據復:月信號輸入/輸出引腳，分時輸出低16位

地址信號及進行數據信號的輸入/輸出。

A19/S6—A16/S3(AddressStatusBus,35—38,三態)：地址/狀態復用信號輸出引腳，分時輸出地址的高

4位及狀態信息，其中S6為0用以指示8086/8088CPU當前與總線連通；S5為1說明8086/8088CPU

可以響應可屏蔽中斷；S4、S3共有四個組合狀態，用以指明當前使用的段存放器，00-ES,01-SS,

10—CS,11—DSo

BHE/S7(BusHighEnable/Slatus,34,8086中，三態)：高8位數據允許/狀態復用信號輸出弓腳，輸出。

分時輸出有效信號，表示高8為數據線D15—D8上的數據有效和S7狀態信號，但S7未定義任何實際

意義。

SS0(34,8088中)：在8088系統中，該引腳用來與DT/R、M/IO一起決定8088芯片當前總線周期的讀

寫操作。

MN/MX(Minimum/MaximumModelControl,33)：最小/最大模式設置信號輸入引腳，該輸入引腳電平的

高、低決定了CPU工作在最小模式還是最大模式，當該引腳接+5V時，CPU工作于最小模式下，當該

引腳接地時，CPU工作于最大模式下。

10、CPU局部引腳的三態性所謂三態是指總線輸出可以有三個狀態：高電平、低電平和高阻狀態。

當處于高阻狀態時，該總線在邏輯上與所有連接負載斷開。

11、最小模式下的24到31引腳

INTA(InterruptAcknowledge,24,三態)：中斷響應信號輸出引腳.低電平有效，該引腳是CPU響應中

斷請求后，向中斷源發出的認可信號，用以通知中斷源，以便提供中斷類型碼，該信號為兩個連續的負

脈沖。

ALE(AddressLockEnable,25)：地址鎖存允許輸出信號引腳，高電平有效，CPU通過該引腳向地址鎖

存器8282/8283發出地址鎖存允許信號，把當前地址/數據復用總線上輸出的是地址信息，鎖存到地址鎖

存器8282/8283中去。ALE信號不能被浮空。

DEN(DataEnable,26,三態)：數據允許輸出信號引腳，低電平有效，為數據總線收發器8286提供?個

控制信號，表示CPU當前準備發送或接收一項數據。

DT/R(DataTransmit/Receive,27,三態)：數據收發控制信號輸出引腳，CPU通過該引腳發出控制數據

傳送方向的控制信號，在使用8286/8287作為數據總線收發器時，信號用以控制數據傳送的方向，當該

信號為高電平時，表示數據由CPU經總線收發器8286/8287輸出，否那么，數據傳送方向相反。

M/IO(Mcmory/Input&Output,28,三態)：存儲器或I/O端口選擇信號輸出引腳，這是CPU區分進行

存儲器訪問還是I/O訪問的輸出控制信號。

WR(Write,29,三態)：寫控制信號輸出引腳，低電平有效，與M/IO配合實現對存儲單元、I/O端口所

正行的寫操作控制。

HOLD(HoldRequest,31)：總線保持請求信號輸入引腳，高電平有效。這是系統中的其它總線部件向

CPU發來的總線請求信號輸入引腳。

HLDA(HoldAcknowledge,30)：總線保持響應信號輸出引腳，高電平有效，表示CPU認可其他總線部

件提出的總線占用請求，準備讓出總線控制權。

12、最大模式下的24到31引腳

QSRQS0(InstructionQueueStatus,24、25)：指令隊列狀態信號輸出引腳，這兩個信號的組合給出了前

一個T狀態中指令隊列的狀態，以便于外部8088/8086

CPU內部指令隊列的動作跟蹤。

QS1QS0性能

00無操作

01從指令隊列的第一個字節取走代碼

10隊列為空

11除第一個字節外，還取走了后續字節中的代碼

SO、SI、S2(26、27、28,三態)：總線周期狀態信號輸出引腳.低電平的信號輸出端，這些信號組合起

來，可以指出當前總線周期中，所進行數據傳輸過程的類型，總線控制器8288利用這些信號來產生對

存儲單元、I/O端口的控制信號。

在

SoS.■

100中?相處

101讀l/gn

110與I/O0U

111wn

000也指令

001曦《依■

010

011

LOCK(Lock,29,三態)：總線封鎖輸出信號引腳，低電平有效，當該引腳輸出低電平時，系統中其它

總線部件就不能占用系統總線。信號是由指令前綴LOCK產生的，在LOCK前綴后面的一條指令執行

完畢之后，便撤消信號。此外，在8088/8086的2個中斷響應脈沖之間，信號也自動變為有效的低電平，

以防止其它總線部件在中斷響應過程中，占有總線而使一個完整的中斷響應過程被中斷。

RQ/GTO、RQ/GTl(Request/Grant,31、30)：總線請求信號輸入/總線允許信號輸出引腳，這兩個信號

端可供CPU以外的兩個處理器，用來發出使用總線的請求信號和接收CPU對總線請求信號的應答。這

兩個引腳都是雙向的，請求與應答信號在同一引腳上分時傳輸，方向相反。其中31腳比的3。腳優先級

高。

13、總結具有分時復用總線功能的引腳：AD0~AD15、A16/S3-A19/S6、BHE/S7；

具有三態性的引腳：AD0~AD15、A16S3-A19S6、BHE/S7、RD、WR、M/IO>DT/R.DEN、INTA

等：

最大模式下和最小模式下含義不同的引腳：24腿~31腿；

8086和8088不同的引腳：2?8腿，39腿，28腿，34腿：

14、8086和8088CPU的不同之處8086指令隊列長度為6個字節，8088為4個，8086要在指令隊列

中至少出現2個空閑字節時才預取后續指令，而8088只要出現一個空閑字節BIU就會自動訪問存儲器：

8088CPU中，BIU總線控制電路與外部交換數據的總線寬度是8位，總線控制電路與專用存放器組之間

的數據總線寬度也是8位，而EU的內部總線是16位，這樣，對16位數的存儲附讀/寫操作要兩個讀/

寫周期才可以完成；8086和8088有假設干引腳信號不同，分別是2?8腿，39腿，28腿，34腿：

15、8086/8088系統有20根地址總線，它可以直接尋址的存儲器單元數為22O=1MB

而微處理器中所有的存放器都是16位的

16、存儲器分段

由于CPU內部的存放器都是16位的，為了能夠提供20位的物理地址，系統中采用了存儲器分

段的方法。規定存儲器的一個段為64KB,由段存放器來確定存儲單元的段地址，由指令提供該單元相

對于相應段起始地址的16位偏移量。這樣，系統的整個存儲空間可分為16個互不重疊的邏輯段。存儲

器的每個段的容量為64KB,并允許在整個存儲空間內浮動，即段與段之間可以局部重疊、完全重疊、

連續排列，非常靈活。

17、與存儲單元地址相關的幾個概念

物理地址：一個存儲單元的實際地址(20位)。物理地址與存儲單元是一一對應關系。(20232H)

邏輯地址：是指段地址和偏移地址，是指令中引用的形式地址。一個邏輯地址只能對應一個物理地址，

而一個物理地址可以對應多個邏輯地址。(2000:0202H)

段地址：是指一個段的起始地址，最低4位為零，一般將其有效數字16位存放在段存放器中。(2000H)

偏移地址：段內存儲單元相對段地址的距離(16位)。同一個段內，各個存儲單元的段地址是相同的，偏

移地址是不同的。(0202H)

物理地址的計算方法：

物J

BHEA0操作所用數據引腳

取J

J00從偶地址單元開始讀侑一個字ADJJ*ADQ

堆J

I01從奇地址單元或端口讀后一個字節ADJ5*AD$

存I/10從偶地址單元或端口讀后一個字節AD：*ADQ

11無效—

18、

01從奇地址開始讀后一個字（在第一個總線周期將低位數據送ADJ5*ADQ

8D8

10到下一個周期將高位數據送到）

相］AD1…￡Ds,8AD7~AD°另數

據總線的D7—DO相連，由偶地址單元組成，稱低字節工

只需A19-A1共19位地址用來作為兩個庫內的單元尋士8284A

CLKRESET

READY

MN/MX

ALZ

麗

Ai”AIG

ADIS^ADQ

86

HC

D

EH

DT/R

M/10麗

H0

麗

LD

在組成存儲系統時，總是使偶地址單元的數據通過AREADY

-AD15傳送，顯然，并不是所有總線周期都存取總線-------些典

或不規那么字的低八位，才進行總線高字節傳送。

A19A1

A0

BHE

CSA19A1CSA19A1

奇（高字節）偶（低字節）

地址存環體地址存儲體

512X8512>8

最小模式

所律

8086/8088猾

有的總線控，D15D8高8位數據線

的，系統中

D7D0低8位數據線

少，該模丁44/5A*JIJVJXO

①MN/MX端接+5V,決定了工作模式；

②有一片8284A，作為時鐘信號發生器；

③有三片8282或74LS273,用來作為地址

信號的鎖存器；

④當系統中所連的存儲器和外設端口較多

時,需要增加數據總線的驅動能力，這時,

需用2片8286/8287作為數據總線收發器。

最大模式

所謂最大模式，是指系統中至少包含

兩個微處理器，其中一個為主處理器，即

8086/8086CPU,其它的微處理器稱之為

協處理器，它們是協助主處理器工作的。

該模式適用于大中型規模的微機應用系統。

①最小模式所擁有的配置；

②有一片8288總線控制器來對CPH母山的

%狀態用來等待內存或I/O接口的響應、、

控制信號進行變換和組合，以得至

器或i/o端口的讀/寫信號和對鎖;

及數據總線收發器8286的控制信

③有8259A（可選）用以對多個4

行中斷優先級的管理，但如果中眼在兩個總線周期之間/U

也可以不用中斷優先級管理部件。執行空閑周期

與最小模式相比，系統中增加了總線控制器8288.

19、時序是計算機操作運行的時間順序。

20幾個根本概念

指令周期：一條指令從其代碼被從內存單元中取出到其所規定的操作執行完畢，所用的時間，稱為相應

指令的指令周期。

總線周期：是指CPU與存儲器或外設進行一次數據傳送所需要的時間。

時鐘周期：又稱為T狀態，是一個時鐘脈沖的重復周期，杲CPU處理動作的根本時間單位。它皋由主

頻來確定，如8086的主頻為5MHz,那么一個時鐘周期夕LS

等待周期：是在一個總線周期的T3和T4之間，CPU根”廳早2±=

TWo心匕】

READY

MN/JSXOE麗.

空閑周期：是指在二個總線周期之間的時間間隔（總線處W8282

BJffi蟆存器

周期為3個Ti。（3個）

AB。?M

時鐘周期（T）作為根本時間單位，一個等待周期TW=T；-

Ti=T；一個總線周期通常由四個T組成，分別稱為T1T28086STB

成。82E6

收發器

典型的8086/8088總線周期序列0E

（2個）

匚T

so

s,

？

I

NT-RTSTA

RQ/GT

RQ/GT）825GA

T1狀態，發地址信息；

T2狀態，總線的高4位輸出狀態信息;

T3狀態，高4位狀態信息，低16位數據信息;

T3之后，可能插入TW；

在T4狀態，結束。

21>8086/8088微機系統的主要操作

系統的復位與啟動操作;

卻停操作：

總線操作；(I/O讀、I/O寫、存貯器讀、存貯器寫)

23典型的總線時序圖一一系統復位時序

MIN

MODEh%LL

地u

READuU三T有效

時，CPI-ADIJC40

"ADi?u39

(a)使所彳

■ADuU38存

(b)除C537

36儲

(c)CPU35

器

(d)對系鄉34

33子

三1

32

按存儲431條似及光

30

盤存儲與統

29

按存取728

按存儲考27

26

按信息白乃

按在計324

23

2存儲22

21

3、半導體存儲器的分類：常被用作內存和高速緩存。

⑴只讀存儲器(ReadOnlyMemory,ROM)：內容只可讀出不可寫入，最大優點是所存信息可長期保存，

斷電時，ROM中的信息不會消失。主要用于存放固定的程序和數據，通常用它存放引導裝入程序。

掩膜ROM其中的信息是在生產時一次性寫入，不能修改，適合于保存可以成批生產的、成熟的程

序與數據，本錢非常低。

可編程的ROM(Programmable-ROM,PROM)

其中的信息由用戶在特定的條件下一次性寫入，一經寫入后就無法修改，又稱一次性可編程ROM。

可擦除可編程ROM(ErasableProgrammableROM.EPROM)

用戶可使用系外線照射來擦除信息，利用專用的寫入器重新寫入新的信息，并可屢次擦除和屢次

改寫，但擦除和寫入時間較長。

電可擦除可編程ROM(ElectronicErasibleProgrammableROM,EEPROM)

可以用特定的電信號在線進行屢次擦除和改寫信息，比EPROM使用方便，但存取速度較慢，價

格昂貴

快擦型存儲器(FlashMemory)

可以用特定的電信號在線進行屢次擦除和改寫信息，結構簡單，存取速度快，存儲容量大、讀取

速度快、信息不易喪失、低功耗、可在線讀寫和高抗干擾能力。

(2)隨機存儲器(RandomAccessMemory,RAM)：

靜態隨機存儲器(StaticRAM,SRAM)

SRAM其存儲電路是以雙穩態觸發器為根底，只要不掉電，信息永不會喪失，不需要刷新電路。

SRAM的主要性能是：存取速度快、功耗較大、容量較小。它一般適用于構成高速緩沖存儲器(Cache)。

動態隨機存儲器(DynamicRAM.DRAM)

DRAM是依靠電容來存儲信息，電路簡單集成度高，但電容漏電，信息會喪失，故需要專用電路定

期進行刷新。DRAM的主要性能是：容量大、功耗較小、速度較慢。它被廣泛地用作內存貯器的芯片。

4存儲器的系統結構

⑴根本存儲單元：一個根本存儲單元可以存放一位二進制信息，其內部具有兩個穩定的月.相互對立的狀

態，并能夠在外部對其狀態進行識別和改變。小同類型的根本存儲單兀，決定了由其所組成的存儲器件

的類型不同。

⑵存儲體：一個根本存儲單元只能保存一位二進制信息，假設要存放MXN個二進制信息，就需要用

MXN個根本存儲單元，它們按一定的規那么排列起來，由這些根本存儲單元所構成的陣列稱為存儲體

或存儲矩陣。

⑶地址譯碼器：由「存儲器系統是由許多存儲單元構成的，每個存儲單元一般存放8位二進制信息，為

了加以區分，我們必須首先為這些存儲單元編號，即分配給這些存儲單元不同的地址。地址譯碼器的作

用就是用來接受CPU送來的地址信號并對它進行譯碼，選擇與此地址碼相對應的存儲單元，以便對該

單元進行讀/寫操作。存儲器地址譯碼有兩種方式，通常稱為單譯碼與雙譯碼。

單譯碼：單譯碼方式又稱字結構，適用于小容量存儲器。

雙譯碼：雙譯碼結構中，將地址譯碼器分成兩局部，即行譯碼器(又叫X譯碼器)和列譯碼器(又叫Y譯

碼器)。X譯碼器輸出行地址選擇信號，Y譯碼器輸出列地址選擇信號，行列選擇線交叉處即為所選中的

單元。

(4)片選與讀/寫控制電路：片選信號用以實現芯片的選擇。對于一個芯片來講，只有當片選信號有效時，

才能對其進行讀/寫操作。片選信號一般由地址譯碼器的輸出及一些控制信號來形成，而讀/寫控制電路

那么用來控制對芯片的讀/寫操作。

(5)1/0電路：I/O電路位于系統數據總線與被選中的存儲單元之間，用來控制信息的讀出與寫入，必要

時，還可包含對I/O信號的驅動及放大處理功能。

(6)集電極開路或三態輸出緩沖器：為了獷充存儲器系統的容量，常常需要將幾片RAM芯片的數據線并

聯使用或與雙向的數據線相連，這就要用到集電極開路或三態輸出緩沖器”

5根本存儲器芯片模型

在微型系統中，CPU對存儲器進行讀寫操作，首先要由地址總線給出地址信號，選擇要進行讀/寫操

作的存儲單元，然后通過控制總線發出相應的讀/寫控制信號，最后才能在數據總線上進行數據交換。所

以，存儲器芯片與CPU之間的連接，實質上就是其與系統總線的連接，包括（1）地址線的連接；（2）數據

線的連接；（3）控制線的連接。

地址線的位數：從圖中可看出地址線的位數決定了芯片內可尋址的單元數目，如11】1。12114（11＜乂4）有1（）

條地址線，那么可尋址的單元數為1024個；Inlel2116（16KXI）有14條地址線，那么可尋址的單元數為

16K個。

數據線的根數：RAM芯片的數據線多數為I條,靜態RAM芯片一般有4條和8條。假設為1條數據

線，那么稱為位片存貯芯片；假設有4條數據線，那么該芯片可作為數據的低4位或高4位：假設有8

條數據線，那么該芯片正好作為一個字節數，其引腳己指定相應數據位的名稱。

控制線：RAM芯片的控制引腳信號一般有：芯片選擇言號、讀了3控制信(DRAM)

2164(7)

壞右行、列曲卅詵逋信昱一

8088"DIN(DO

6存儲器芯片與（8088登6116UT)

/

在實際應用口抖儲器與I/O個問題:發能力；②

CPU與存儲器之間8冏信號#2164(6)

D

⑴控制線的連接：@u的,的控制DIN(DO見對存儲器

6

的讀寫操作。UT)

?-----?

簡單系統：CPU讀a<--------?

1(

復雜系統：CPU讀Isis*心3號直接相連。

1/

CPU讀信號最。嘉的讀牛立翹量的寫信號相連。

卜芯片內o減為一組，其引腳?可以

⑵數據線的連接位3tDOD7

和系統數據總線D）8?Dlf個或8，者單兀的結

2164(0)

構，那么組內不同同的數DDIN(D()

0UT)

A。?Ai1[〉D（1,4,8位）

RAM<-CS/CE（片選）

GND

刷新選擇一R/工控制

(3)地址線的連接：將用以“字選”的低位地址總線直接與存貯芯片的地址引腳相連，將用以“片選"

的高位地址總線送入譯碼器

地址線的連接可以根據所選用的半導體存儲器芯片地址線的多少，把CPU的地址線分為芯片外(指

存儲器芯片)地址和芯片內的地址，片外地址經地址譯碼器譯碼后輸出。作為存儲器芯片的片選信號，

用來選中CPU所要訪問的存儲器芯片。片內地址線直接接到所要訪問的存儲器芯片的地址引腳，用來

直接選中該芯片中的一個存儲單元。對4Kx8b的2732而言，片外地址線為A19?A12,片內地址線為

All?AO：對2Kx8b的6116而言，片外地址線為A19?A1I,片內地址線為A10?A0。

組成一個存儲系統通常是由多個存儲芯片組成。CPU每次訪問內存只能對一個存儲單元進行讀或

卻?題個單元位于某個芯片中或一組芯片中「因此，首先要找到這個或這組芯片，這就是所叫的片選問

題。換句話說，就是每1U力向內存，如何,爺相應芯片的片選任|中指定一十tr貯耳i元是由CPU

的方法是將皿幽公成兩局部。

給出的地址來決定今伍窿送入芯人潘超副地址

譯碼”，確定片內庠(1)另一局部送(2)斤”片外1⑶二生片選f(4)

通常我們有三1KB:線選法、1KB局部譯碼,1KB1KB

線選法在剩余的］良中，任選信號直接ACS引B方式

就稱為線選法。其特］

CS碼器，但有CS基疊區。畫CS?存儲器？CS使用

的存儲芯片數量不嫌

址空間遠谷量。

AIO

All

All

A13

A0-A12

8086譯碼808(j\7譯碼器

?A

A19-A128KBA8KB8KB

-------?_______(1)(2)-----------(8)

全譯彳去與存箭色片外地址譯

CS—CS—\/Tr'jilcs__

碼器’碼的方力27326116!譯碼電路復

雜。

All?AMA10~A(A10-A0

A3-8

3-AI5Y

譯碼器

7

Y

局部譯碼法除去與存儲芯片直接相連的低位地址總線之外，剩余*坦理誨譯碼的方法就

元血由多個地址對

稱為局部譯碼。其特點是譯碼電路比擬簡單，但出現“地域再鋰什工?不存

應。

地址譯碼器將CPU與存儲器連接時，首先根據系統稱,甌然后進行地址

譯碼，譯碼輸出送給存儲器的片選引腳CS。址譯碼器。常見的地

址譯碼器如74LS138電路。

■■■■■

如圖給出了該譯碼器的引腳和譯碼9!■)?

A-O>-W匕

邏輯框圖。由圖可看到，譯碼器74LS1381II

4=Yo

的工作條件是控制端Gl=l,G2A*=0,G2B*=0,B-

譯碼輸入端為C、B、A,故輸出有八種狀Jq

心太，B「PlIJ八Ji兀ltAlL/.J。Ikkcifaiu_1心rH1'7丁IHI3，MA葉Hp

器輸出也是低封怖效。竭滿足編描件BA譯碼愉出

百),

時，74LS138輸出e為高電平,0相當于解碼00其余為1

器未工,乍。74LS13%的真值表叩下表

。001電,其余為1

100010力,其余為1

100011石0,其余為1

100100其余為1

100101Go,其余為1

100110誨),其余為1

100111祠,其余為1

不是上述情況XXXY7全為1

6典型的短底蠢部二,。0——7^=fFl'~~128X128

(l)SRAM芯君-H9611役2—A)^一~O=碼'存儲矩陣

9n心芯片他容戢為2KX8bi；,有2048單元，需1；根地現線,7根用于行地址譯

碼輸入，4根整坦麗0，譯槃;典罩入，每條列列弊線舉控制制辛8位，從而形成了12bM128個存儲陣列,即16384

。胡］勺控制網有號，片選C,明出無駕

個存儲體輸入實寫控制列［/O

列譯碼不

數據

A)—817——D

R—91—D

D,—10

Q—1114—DM

4