第5章時序邏輯電路所謂“分析”——

即找出給定時序電路的邏輯功能。同步時序電路分析的“核心”——

借助觸發器的新狀態（次態）表達式列出時序電路的狀態轉換表或畫出狀態轉換圖。一、同步時序邏輯電路的分析同步時序邏輯電路分析的一般步驟找方程畫圖表1、從給定的邏輯圖中寫出每個觸發器的驅動方程；2、把得到的驅動方程代入相應觸發器的特性方程，得出每個觸發器的狀態方程（組）；3、根據邏輯圖寫出電路的輸出方程；4、列出該電路的狀態轉換表；5、根據狀態表畫出狀態轉換圖（或時序圖）；根據狀態轉換圖、表描述電路的邏輯功能，并進行自啟動驗證。得結論6、必要時畫出電路時序圖（仿真或實驗）；觸發器驅動方程是什么方程？描述觸發器輸入與輸出關系的方程A描述觸發器輸出與次態關系的方程B描述觸發器驅動信號與輸出關系的方程C描述觸發器驅動信號與次態關系的方程D提交單選題1分【例1】分析圖1所示的同步時序電路。其中FF1、FF2和FF3是下降沿觸發的JK觸發器，輸入端懸空時相當于“1”。解：（1）由邏輯電路圖得驅動方程：（2）將驅動方程代入特性方程得狀態方程組：（3）由邏輯電路圖得到電路輸出方程如下：（4）列電路狀態轉換表如下（令電路初態為000）：Y00000100010100010011001110001001010101110011000011110001（5）畫電路狀態轉換圖如下：（6）畫電路時序圖如下：

功能描述：由上述圖表分析可知，此電路為一個具有自啟動能力的同步七進制加法計數器。【解畢】0000010100111001011101【例2】分析圖2所示的同步時序電路。解：（1）由邏輯電路圖得各觸發器驅動方程：（2）將各觸發器驅動方程代入其特性方程得狀態方程組如下：（2）將各觸發器驅動方程代入其特性方程得狀態方程組如下：（3）由邏輯電路圖得到電路輸出方程如下：（4）列電路狀態轉換表如下（令電路初態為000）：Z00000100010100010101010101100111100110100110000001111111（5）畫電路狀態轉換圖如下：

功能描述：由上述圖表分析可知，此電路為一個無自啟動能力的同步模七計數器。【解畢】（6）時序圖略。1、異步時序邏輯電路的特點◆所有觸發器的CP端并沒有完全連接在一起；◆不是所有觸發器狀態的變化都與外接時鐘脈沖同步；◆有時鐘信號的觸發器才需要用特性方程計算次態，而沒有時鐘信號的觸發器將保持原來的狀態不變。二、異步時序邏輯電路的分析2、異步時序邏輯電路分析示例【例1】試分析如圖1所示的異步時序電路的邏輯功能。其中輸入端懸空當做“1”處理。解：（1）由邏輯電路圖得到各觸發器驅動方程如下：解：（1）由邏輯電路圖得到各觸發器驅動方程如下：（2）將各觸發器驅動方程代入其特性方程得狀態方程組如下：（3）由邏輯電路圖得到電路輸出方程如下：?cp3?cp2?cp1?cp0各CPi=1表示有時鐘下降沿到來，CPi=0表示無時鐘下降沿到來。（4）列電路狀態轉換表如下（令電路初態為0000）：Q3Q2Q1Q0cp3(Q0)cp2(Q1)cp1(Q0)cp0Z00000000000010001000101011000110001001001

1

110010100010011010110011100010100011110100100011000010110101000000101100011010011110………?cp3?cp2?cp1?cp0（5）畫電路狀態轉換圖如下：（6）時序圖略。

功能描述：由上述圖表分析可知，此電路為一個具有自啟動能力的異步十進制（模10）加法計數器。【解畢】3、

同步、異步時序邏輯電路分析異同

同：均先依據電路圖得到電路描述的三大方程，即驅動（激勵）方程、狀態方程（組）、輸出方程，然后依據三大方程得出描述電路邏輯功能的三大圖表（通常時序圖為實驗或仿真條件下的觀察圖像，分析時可略），最后依據圖表描述電路的邏輯功能。

異：異步時序邏輯電路分析時，還需考慮各觸發器的時鐘信號，當某觸發器時鐘有效信號到來時，該觸發器狀態按狀態方程進行改變，而無時鐘有效信號到來時，該觸發器狀態將保持原有的狀態不變。◆所謂時序邏輯電路設計，即要求設計者根據給出的具體邏輯問題，求出實現這一邏輯功能的邏輯電路。◆時序邏輯電路設計的分類：分類時鐘統一是同步時序邏輯電路設計否異步時序邏輯電路設計一、基于SSIC的同步時序邏輯電路設計1、知識概要◆時序邏輯電路設計的原則：最簡原則SSIM/LSI所用觸發器和門電路的數目最少，且其輸入端數目也最少。使用的集成電路數目最少，種類最少，相互間的連線也最少。2、

設計舉例【例1】試設計一個串行數據檢測器。對它的要求是：連續輸入三個或三個以上的‘1’時輸出為‘1’，其它情況輸出為‘0’(試用上邊沿JK-FF完成設計)。圖1【例1】總體設計效果示意圖【分析】所設計電路的時序圖應如下圖所示：圖2【例1】設計要求時序分析（一）步驟一：邏輯抽象（1）分析給定的邏輯問題，確定輸入變量、輸出變量以及電路的狀態數；（2）定義輸入、輸出邏輯狀態和每個變量的含意，并將電路狀態順序編號；（3）按照題意列出電路的原始狀態轉換表或畫出原始狀態轉換圖。目的——得出電路的原始狀態轉換圖或狀態轉換表。全3、

設計步驟解：（一）邏輯抽象

依題意：令輸入數據為輸入變量，用X表示；

令檢測結果為輸出變量，用Y表示；

設電路在沒有輸入‘1’以前的狀態為S0；輸入1個‘1’后電路轉入S1狀態；連續輸入2個‘1’后電路轉入S2狀態；連續輸入3個或3個以上‘1’以后電路轉入S3狀態。則可得電路的原始狀態轉換表及狀態轉換圖為：圖3【例1】的原始狀態轉換圖表1【例1】的原始狀態轉換表（二）步驟二：狀態化簡表2表3下表中，A、B、C、D、E代表五種不同電路狀態。“次態循環”“次態相同”“次態交錯”

若兩狀態在相同輸入條件下對應的輸出完全相同且其次態屬于下列三種情況之一者，即為等價（效）狀態：

◆次態“完全相同”；◆次態形成“交錯狀態”；◆次態構成“循環”情況。目的——合并等價（效）狀態，減少狀態數。定義：簡【例1】簡化后的狀態轉換表及狀態轉換圖為：解:（二）狀態化簡圖4【例1】的最簡狀態轉換圖表4【例1】的最簡狀態轉換表狀態化簡的主要目的是什么？減少電路的復雜度A增加電路的穩定度B提高電路的工作頻率C減少電路的功耗D提交單選題1分【例1】試設計一個串行數據檢測器。對它的要求是：連續輸入三個或三個以上的‘1’時輸出為‘1’，其它情況輸出為‘0’(試用上邊沿JK-FF完成設計)。內容回顧1、邏輯抽象：原始的狀態轉換表或原始的狀態轉換圖2、狀態化簡：最簡的狀態轉換表或狀態轉換圖（三）步驟三：狀態編碼（分配）

狀態分配步驟：（1）需要確定觸發器的數目N;

（2）要給每個電路狀態（共M個）規定對應的觸發器狀態組合，每組觸發器的狀態組合都是一組二值代碼。

編碼方案的選擇直接影響電路的復雜程度；對異步時序電路而言，有時還會產生競爭—冒險現象。000111100110巧狀態分配的一般原則——

“相鄰分配”：①②③

∵狀態數M=3，∴觸發器數目N=2。解:（三）狀態編碼S0=’00’S1=’01’S2=’10’’11’即為約束項令：圖5【例1】的最簡狀態轉換圖【例1】中，依據原則①進行狀態編碼，則可分配如下：

思考：其余選碼方式？0001111000101101001101100100111001101100100100111101001011100001（四）步驟四：選定觸發器類型，求解電路的三大方程解:（四）依題意，選用上邊沿JK-FF。74HC112圖6邊沿型JF-FF的邏輯符號及芯片實物圖宜解:（四）確定電路的狀態方程:圖7(a)【例1】狀態方程求解過程00x001x1S0=00S1=01S2=10圖7(b)【例1】狀態方程求解過程00x010x0圖7(c)【例1】輸出方程求解過程00x000x1即可得電路的狀態方程如下：∵JK-FF的特性方程為：∴各JK-FF的驅動方程為：同時可得電路的輸出方程如下：（五）步驟五：畫出邏輯電路設計圖（六）步驟六：驗證功能，并進行自啟動檢查圖9【例1】功能驗證的完整狀態轉換表方法二：仿真驗證-功能000101110000110圖10【例1】Foundation功能驗證T=20ns圖12【例1】Foundation時序驗證至此邏輯設計完畢。同步時序邏輯電路的一般設計流程：圖11同步時序邏輯電路的設計過程示意圖“簡”“宜”“全”“巧”◆工作頻率范圍較寬；◆工作穩定，不易產生競爭－冒險；◆所設計的電路一般較異步時序邏輯電路復雜。

總之，在設計穩定性和工作頻率要求較高的中大規模時序系統時一般采用同步時序電路來設計。4、

同步時序邏輯電路的特點★異步時序邏輯電路與同步時序邏輯電路的設計過程會有怎樣的聯系與區別？

思考★時序邏輯電路設計時的自啟動檢查放在設計的最后進行是否合理？1、

計數器的相關定義◆計數器（Counter）是數字設備的基本邏輯部件，其主要功能是記錄輸入脈沖的個數。要求所記錄的脈沖一定要“完整”。◆計數器所能記憶的最大脈沖個數稱作該計數器的“模”，或者可以說是計數器所能表示的狀態總數。模N的計數器即N進制計數器。◆計數器所能記錄的最大數值稱為計數器的計數長度。一、計數器概述

計數器可以應用在：計算機的時序發生器、時間分配器、分頻器、程序計數器、指令計數器等場所；另外，數字化儀表的壓力、時間、溫度等物理量的A/D、D/A轉換也都要通過脈沖計數來實現。2、計數器應用3、

計數器分類按工作方式同步計數器(SynchronousCounter)異步計數器(AsynchronousCounter)按計數容量二進制計數器(BinaryCounter)十進制計數器(DecCounter)任意進制計數器(DiscretionalCounter)按功能加法計數器(UpCounter)減法計數器(DownCounter)可逆計數器(Up/DownCounter)1、異步二進制加法計數器原理分析：

按照二進制加法計數器規則：若低位是0，則再記入1時低位應變1；若低位已經是1，則再記入1時低位應變0，同時向高位產生進位信號，使高位翻轉一次。二、異步計數器的工作原理用T’觸發器構成異步二進制加法計數器應最簡單。【例1】以下降沿觸發的3位異步二進制加法計數器為例，其邏輯圖如圖1所示。圖13位異步二進制加法計數器圖23位異步二進制加法計數器時序圖

【例2】試用D-FF構成上升沿觸發的4位二進制異步加法計數器。圖3上升沿動作的4位異步二進制加法計數器電路圖【例3】試用JK-FF構成下降沿觸發的4位二進制異步加法計數器。圖4下降沿動作的4位二進制異步加法計數器電路圖Q3Q2Q1Q0cp0圖5下降沿動作的4位異步二進制加法計數器時序圖

相對于的頻率而言，各級輸出依次稱為二分頻、四分頻、八分頻、十六分頻。計數器中能計到的最大數稱為計數長度，n位二進制計數器的計數長度為，而稱計數器的狀態總數為計數器的模（也稱進制）。思考：計數器與分頻器有何聯系與區別？重要定義2、

異步二進制減法計數器

二進制減法計數器規則：若低位是1，則再輸入一個減法計數脈沖后應翻成0；若低位已經是0，則再輸入一個減法計數脈沖后應翻成1，同時向高位發出借位信號，使高位翻轉。原理分析：【例4】下降沿動作的3位二進制減法計數器原理圖如圖6所示：

若將T’觸發器之間按二進制減法計數規則連接，就得到二進制減法計數器。圖6下降沿動作的3位異步二進制減法計數器電路圖圖7下降沿動作的3位異步二進制減法計數器時序圖

圖8上升沿動作的3位異步二進制減法計數器電路圖

用T’觸發器構成不同有效沿的異步二進制加/減法計數器的各級時鐘選取規則是：

上/下沿加/減法下降沿動作上升沿動作加法計數器減法計數器小結

測試題1：異步十進制計數器的特點是什么？結構復雜，速度受限A無競爭-冒險現象B結構簡單，速度受限C無進位信號D提交單選題1分3、

異步十進制計數器

典型的異步十進制加法計數器電路圖如圖9所示：圖9異步十進制加法計數器電路圖若加入若干級非門延遲10110000圖10異步十進制加法計數器狀態轉換圖競爭－冒險

異步計數器——

優點：結構簡單，用T’觸發器構成二進制計數器可不附加任何其它電路；

缺點：進（錯）位信號逐級傳遞，計數器速度受到限制，頻率不能太高；在電路狀態譯碼時也存在競爭－冒險現象。小結1、同步二進制加法計數器原理分析：

用T-FF較為方便。一般用JK-FF作T-FF。

按照二進制加法計數器規則：若低位是0，則再記入1時僅低位變1，其余位保持不變；若低位已經是1，則再記入1時低位應變0，同時向高位產生進位信號，使高位翻轉一次。三、同步計數器的工作原理表14位同步二進制加法計數器電路的狀態轉換表下面結合4位同步二進制加法計數器分析其原理：74LS161原理圖

圖24位同步二進制加法計數器狀態轉換圖和時序圖2、同步二進制減法計數器原理分析：

二進制減法計數器規則：若低位是1，則再輸入一個減法計數脈沖后僅低位翻成0，其余位保持不變；若低位已經是0，則再輸入一個減法計數脈沖后應翻成1，同時向高位發出錯位信號，使高位翻轉。

同理，用T觸發器實現同步二進制減法器最為簡單。下面結合4位同步二進制減法計數器分析其原理：

74LS191原理圖圖44位同步二進制可逆計數器電路圖3、同步十進制計數器以8421碼同步十進制計數器為例進行分析（從設計的角度來分析）00000000表28421碼同步十進制計數器電路的狀態轉換表74LS160原理圖圖58421碼同步十進制計數器電路邏輯圖同步計數器——

優點：時鐘CP同時觸發計數器中的全部觸發器，所以一般不存在競爭-冒險現象，同時工作速度快，工作效率高；

缺點：電路結構相對復雜。小結

隨著現代科學技術的迅猛發展，數字技術也在不斷地更新變化。新器件、新應用層出不窮，打破了早期利用小規模集成電路進行數字設計的傳統模式，進而轉向利用中、大規模甚至超大規模集成電路進行邏輯設計的新模式。因此，作為數字系統中經常用于計數、分頻、定時或產生節拍脈沖及序列信號的一種典型時序邏輯器件，計數器（Counter）早已形成了大量實用的MSI集成定型產品。四、MSI集成計數器下表比較了幾種常用的MSI集成計數器的主要功能：型號主要功能74161“異步清零”，“同步置數”的同步模16加法計數器74163“同步清零”，其余同7416174LS191可“異步置數”的單時鐘同步16進制加/減計數器74LS193可“異步清零”，“異步置數”的雙時鐘同步16進制加/減計數器74160同步模10計數器，其余同7416174190同步10進制計數器，其余同7419174192模10同步可逆計數器，其余同7419354/74LS196可“異步清零”，“同步置數”的二－五－十進制同步計數器74LS290二－五－十進制異步計數器1、MSI同步計數器74161的功能及應用◆74161的慣用邏輯符號及功能表圖174161的慣用邏輯符號表174161的功能表CPETEP功能φLφφφ清零↑HLφφ置數φHHLφ保持(但CO=0)φHHHL保持↑HHHH模16加法計數異步清零同步置數◆74161的應用舉例：【例1】試用74161構成模256同步加法計數器。

解：1111XXXX1XXXX1

CP并行進位【例2】試用74161實現模10加法計數。

解：共有3種解法：①置數歸0法：②預置補數法：③反饋清零法：圖8【例2】狀態轉換圖圖9【例2】時序圖測試題2：下列電路構成了（）進制計數器。671016ABCD提交單選題2分圖1074290的慣用邏輯符號表274290的功能表◆慣用邏輯符號及功能表：2、二－五－十進制異步計數器74290的功能及應用異步置9異步清零◆74290應用舉例：【例1】試用74290實現以下幾種形式的計數器。1、實現模2計數2、實現模5計數3、實現8421模10

4、實現5421模10計數圖1174290模2計數圖1274290模5計數圖1474290-5421模10計數圖1374290-8421模10計數5、實現任意進制計數借助R0(1)和R0(2)的“異步清0”功能或S9(1)和S9(2)的“異步置9”功能，可實現任意進制計數。【例2】試用74290實現模7計數。圖1574290模7計數【例3】試用幾片74290級聯以擴大計數器的規模：

1、實現模46計數電路圖1674290級聯實現模46計數串行進位moduleUpdowncount#(parametern=4)(inputLoad,Up_down,En,CP,

input[n-1:0]D,

outputreg[n-1:0]Q);

integerdirection;always@(posedgeCP)

begin

if(Up_down)direction<=1;

elsedirection<=-1;

if(Load)

Q<=D;//同步置數elseif(En)

Q<=Q+direction;

elseQ<=Q;//輸出保持不變endendmodule1、試說明下列程序所完成的邏輯功能具有同步置數功能的n位可逆計數器，并且具有保持計數值不變的功能。五、計數器行為級建模課后練習：假設有一個100MHz的脈沖信號源，試用VerilogHDL設計一個分頻電路。要求：輸出信號頻率為1Hz，占空比為50%。

功能：用于寄存一組二值代碼,N個觸發器組成的寄存器可以存儲一組N位的二值代碼。組成：由具有存儲功能的觸發器構成。另外，寄存器還應有執行數據接收和清除命令的控制電路，一般由門電路構成。按接收數碼的方式不同，寄存器有雙拍工作方式和單拍工作方式兩種。一、寄存器工作原理1、兩種不同工作方式寄存器圖1寄存器雙拍工作方式示意圖圖2寄存器單拍工作方式示意圖2、兩種不同工作方式寄存器性能對比工作方式特點雙拍工作方式單拍工作方式優點電路簡單電路工作速度較快缺點每次接收數據必須給兩個控制脈沖，限制了電路的工作速度電路相對較復雜

移位寄存器除了具有存儲代碼的功能，還具有移位功能，即將存儲在寄存器中的代碼在CP作用下進行左移或右移。應用范圍：寄存代碼、實現數據的串行－并行轉換、數值運算以及數據處理等。二、移位寄存器工作原理1、

單向移位寄存器（1）右移移位寄存器如圖分析可知：總效果相當于每來一個CP移位寄存器中原有的代碼依次右移了一位。解：0110

1011

0

101

1

0

10

1

1

0

1【例1】若，而在4個CP內輸入的代碼依次為1011，試分析右移情況。（2）左移移位寄存器如圖分析可知：總效果相當于每來一個CP移位寄存器中原有的代碼依次左移了一位。

解：10010010010

010

0

1

0

0

1

1以下哪些功能通常會在中規模移位寄存器集成電路上附加？數據并行輸入A保持功能B異步置零（復位）C乘法運算D提交多選題1分2、

雙向移位寄存器

為便于擴展邏輯功能和增加使用的靈活性，在單向移位寄存器基礎上，增加由門電路組成的控制電路，便可構成雙向移位寄存器。

目前，在定型生產的中規模移位寄存器集成電路上除了附加左、右移控制，一般還附有數據并行輸入、保持、異步置零（復位）等功能。雙向移位寄存器邏輯圖示例1、

寄存器和移位寄存器相關概念◆在數字電路中，將一組二值代碼暫時存儲起來的邏輯電路統稱為寄存器。◆寄存器存入數碼的方式和取出數碼的方式均有并行方式和串行方式兩種。輸入、輸出都為并行方式的寄存器一般稱之為數碼寄存器或靜態寄存器。◆除并入-并出寄存器外，其它三種輸入輸出形式的寄存器，即串入-并出、并入-串出和串入-串出的寄存器均稱為移位寄存器。三、MSI寄存器及其應用2、MSI移位寄存器分類左移右移雙向移位串入/串出串入/并出并入/串出移位方向輸入/輸出綜合功能分類異步清零、同步置數、狀態保持等3、多功能集成寄存器-74194（1）74194的功能圖174194慣用邏輯符號表174194工作方式控制表74194是帶“異步清零”功能CP上升沿觸發的四位并行雙向移位寄存器。表274194功能表（2）74194應用示例【例1】74194實現左移、右移和并入置數的電路：圖274194分別實現左移、右移和并入功能【例2】容量擴展：試用兩片74194構成8位移位寄存器。1、MSI移位寄存器應用示例【例1】試畫出如圖所示邏輯電路的輸出波形（Q0～Q3)，并分析該電路的功能。四、移位寄存器型計數器

在某些移位寄存器構成的電路中，可以用電路不同的狀態表示輸入時鐘信號CP的數目，即可對CP進行計數，這樣的電路叫做移位寄存器型計數器。移位寄存器型計數器的結構一般由移位寄存器和反饋邏輯電路兩部分構成，其中，移位寄存器的基本單元可以是D-FF或JK-FF等，但一般選用D-FF。依據反饋電路形式的不同，計數器的形式和特點也不同。目前，最常用的有環形計數器和扭環形計數器。2、移位寄存器型計數器3、

移位寄存器型計數器的一般結構形式其中反饋電路函數形式可寫成：以下哪些是4位環形計數器的特點？結構簡單A無法自啟動B狀態利用率高C有過多浪費D提交多選題1分◆4位環形計數器圖2四位環形計數器電路圖圖3四位環形計數器狀態轉換圖若，則狀態轉換圖如下：思考：自啟動設計？【例2】試用74194構建4位環形計數器。圖5時序圖圖4狀態轉換圖電路及等效圖:圖74位扭環形計數器狀態轉換圖若，則狀態轉換圖如下：思考：自啟動設計？◆4位扭環形計數器（約翰遜計數器）圖64位扭環形計數器電路圖圖9狀態轉換圖【例3】試用74194構建4位扭環形計數器。【例4】試用74194構成模12的扭環形計數器（令初態為000000）圖11狀態轉換圖4、環形計數器和扭環形計數器特點

性能計數器計數長度有效狀態個數狀態浪費個數是否會產生競爭－冒險現象環形計數器N有可能扭環形計數器2N不可能◆電路結構極其簡單；◆均無法自啟動；◆狀態利用率都比較低，有過多浪費，如下表所示：1、n位數據寄存器五、寄存器和移位寄存器行為級描述moduleRegN(D,CP,CLR,Q);

parametern=16;input[n-1:0]D;

inputCP,CLR;

outputreg[n-1:0]Q;

always@(posedgeCP,negedgeCLR)

if(!CLR)Q<=0;

elseQ<=D;endmodule2、4位右移移位寄存器moduleShift4(Data,Load,CP,Dsr,Q);input[3:0]Data;

inputLoad,CP,Dsr;

outputreg[3:0]Q;

always@(posedgeCP)

if(Load)Q<=Data;

elsebeginQ[0]<=Dsr;Q[1]<=Q[0];Q[2]<=Q[1];Q[3]<=Q[2];endendmodule本講小結◆寄存器和移位寄存器的相關概念★寄存器也稱鎖存器，是計算機和數字系統中用于存儲二進制代碼等運算數據的一種常用的時序邏輯器件。★僅有并行輸入、輸出數據功能的寄存器稱為數碼寄存器；具有串行輸入、輸出數據功能的，或者同時具有串行和并行輸入、輸出數據功能的寄存器稱為移位寄存器。★移位寄存器依據存入數據的移動方向，可分為左移、右移移位寄存器和同時具有左右移功能的雙向（或可逆）寄存器。◆中規模集成寄存器

觸發器組是集成寄存器的核心組成部分，此外，通常還有由門電路組成的控制電路，用于控制集成寄存器的“接收”、“清零”、“保持”、“輸出”等功能。表1幾種集成寄存器的基本邏輯功能型號基本邏輯功能清零方式74HLS754位雙穩態D型寄存器無74LS1008位雙穩態D型寄存器無74LS116雙4位雙穩態D型寄存器異步（低電平）74LS3638位寄存器（三態輸出）無74LS5338位寄存器（三態輸出，反相）無74LS5638位寄存器（三態輸出，反相）無◆中規模集成移位寄存器

移位寄存器不僅具有存儲二進制代碼的功能，而且具有將存儲在寄存器內的數據進行左右移的功能，中規模集成移位寄存器通常還具有“清零”、“保持”、“置數”等功能。表2幾種集成移位寄存器的基本邏輯功能型號基本邏輯功能清零方式控制工作方式74LS1648位右移移位寄存器（串入并出）異步（低電平）高（右移位）74LS1658位右移移位寄存器（串并入反相串出）無高（右移位）（低）置數74LS67416位串（I/O口）、并入串出（I/O口）右移移位寄存器無高（保持）低（移位）74LS1944位雙向并行移位寄存器異步（低電平）00:保持，01:右移，10:左移,11:置數寄存器存儲N位二進制代碼需要幾個觸發器？N/2個AN個B2N個CN*2個D提交單選題1分◆寄存器和移位寄存器的應用★寄存器是僅用于存儲二進制代碼的邏輯部件，要存儲N位二進制代碼，需用觸發器個數為N。★移位寄存器不僅具有存儲二進制代碼的功能，而且具有將存儲在寄存器內的數據進行左右移的功能，移位寄存器除了實現數據串行-并行轉換之外，還可以實現數值算術和數據處理；也可以構成環形計數器、扭環形計數器、序列信號發生器和順序脈沖發生器等。分析如圖所示電路的邏輯功能。4位環形計數器4位扭環形計數器模8的計數器模4的計數器ABCD提交D0D1D2D3Q0Q1Q2Q3CPDSRDSLM1M0CR74194CPφφφφφ01多選題1分

在一些數字系統中，有時要求系統的控制部分能給出一組在時間上有一定先后順序的脈沖信號，再用這組脈沖形成所需要的各種控制信號。一、順序脈沖發生器

在一些數字系統中，有時要求系統的控制部分能給出一組在時間上有一定先后順序的脈沖信號，再用這組脈沖形成所需要的各種控制信號。????1、順序（節拍）脈沖發生器特點

★順序脈沖發生器也稱為節拍脈沖發生器或脈沖分配器，其功能是把輸入的脈沖序列變換成一組在時間上順序出現的脈沖。

★順序脈沖發生器在計算機和其它許多數字系統中都有較廣泛的應用，如CPU中指令節拍發生器，多點參數巡檢的通道切換控制信號等。2、順序（節拍）脈沖發生器設計

例：當環形計數器工作在每個狀態只有一個1（或0）的循環狀態時，它就是一個順序脈沖發生器。（一）當順序脈沖數較少時，可以用移位寄存器構成。優點：電路結構比較簡單，不必附加譯碼電路。缺點：使用觸發器的數目比較多，狀態利用率低，同時還必須采用能自啟動的反饋邏輯電路。FF0FF1FF2CPQ0Q1Q2P0P1P2P3P4P5P6P7（二）當順序脈沖數較多時，可以用計數器和譯碼器組合成順序脈沖發生器。圖1用計數器和譯碼器組成的順序脈沖發生器電路圖計數器譯碼器

缺點：由于使用了異步計數器，在電路狀態轉換時三個觸發器翻轉時有先有后，因此當兩個以上觸發器狀態同時改變時可能會發生競爭－冒險現象，而有可能在譯碼器的輸出端出現尖峰脈沖。如波形圖所示：圖2用計數器和譯碼器組成的順序脈沖發生器波形圖001→000→010◆改進方案一：

★在譯碼輸出端接入濾波電容優點：簡單易行；缺點：增加輸出電壓波形的上升時間和下降時間，使波形變壞。P0P1P2選通脈沖在時序邏輯電路中的作用是什么？提高電路的工作頻率A消除競爭-冒險尖峰現象B增加電路的功耗C減少電路的輸出信號D提交單選題1分圖3用中規模集成電路加選通脈沖構成的順序脈沖發生器◆改進方案二：★引入選通脈沖：選通脈沖的有效時間應與觸發器的翻轉時間錯開。圖4用中規模集成電路加選通脈沖構成的順序脈沖發生器波形圖優點：有效的消除了競爭－冒險尖峰現象；缺點：對選通脈沖要求較高，正常的輸出信號亦變成脈沖信號，且其寬度與選通脈沖寬度相同。Q0Q1Q2Q3D0D1D2D3CETEPCP異步計數器CP11A0A1A2S174LS138

◆改進方案三：★修改邏輯設計在此，可將計數器改成扭環形計數器。如圖所示：圖5用扭環形計數器組成的順序脈沖發生器FF0FF1FF2CPQ0Q1Q2計數器Q3FF3譯碼器P0P1P2P3P4P5P6P7思考題：

上述改進方案三中，譯碼電路如何設計？方法不限

在數字信號的傳輸和數字系統的測試中，有時需要用到一組特定的串行數字信號。通常把這種串行數字信號叫做序列信號，產生序列信號的電路稱為序列信號發生器。例：1、序列信號發生器特點二、序列信號發生器（一）用計數器和數據選擇器