一個低壓低功耗運算放大器的設計與仿真研究目錄TOC\o"1-2"\h\u19981低壓低功耗運算放大器的設計與仿真研究 112004摘要 13001第1章緒論 2203211.1概況 2116181.2研究現狀 2128331.3課題設計任務和要求 4149961.4論文結構 417498第2章運算放大器的設計基礎 5184562.1運算放大器的結構 5313262.2MOS器件物理基礎 623032.3MOS管的大信號模型 748492.4運算放大器的特點 98461第3章低壓低功耗模擬集成電路設計簡介 12190913.1低功耗模擬集成電路設計技術 1229163.2本章小結 159717第4章低功耗運算放大器的設計 16162904.1設計指標 16299964.2設計電路整體結構 16206844.3本章小結 2223743第5章低功耗運算放大器的仿真 23258585.1直流分析（DC） 2361445.1.3運算放大器輸出共模電壓范圍的仿真 2579075.2交流分析（AC） 26248565.3瞬態分析 29129395.4運放的功耗分析 30245575.5結果匯總 3129893結論 326319參考文獻 33摘要近年來，隨著便攜式設備的應用范圍日益廣泛，人們對電子產品的低功耗要求越來越高，相應的低功耗模擬集成電路設計成為了研究的熱點。而運算放大器作為集成電路中最基本模塊單元，實現它的低功耗設計具有極其重要的意義。本文在總結了國內外低功耗運算放大器的發展情況和面臨的問題，在此基礎上采用無錫華潤上華CSMC0.6μm的工藝設計了一個低壓低功耗的運算放大器。該運算放大器輸入級采用的是PMOS差分輸入對結構，輸出級采用的是AB類軌對軌輸出級。利用cadencespectra仿真結果表明：在5V的單電源電壓的情況下，運算放大器開環增益達到64.2dB，相位裕度為60°，單位增益帶寬為18M，電源抑制比為101.7dB，共模抑制比為128.8dB，靜態功耗僅為145.95μW。關鍵詞：低功耗，模擬集成電路，運算放大器，CMOS第1章緒論1.1概況運算放大器，簡稱為opamp或是“運放”，是模擬電路中如電壓比較、A/D轉換、D/A轉換、開關電路等電路的基礎元件[1]。根據不同的應用需求，運算放大器被分為通用型，高速型，低功耗型等幾類。通用型就是以通用為目的研發設計的，它的應用范圍也是最廣泛的；高速型的轉換速率較高、頻率響應寬，在通訊設備、視頻系統等產品領域多有應用；低功耗型由于可低壓供電，低功率消耗的特點，廣泛應用于移動式通信工具等以電池供電設備[2]。1.2研究現狀1.2.1研究背景及意義近年來，便攜式移動電子產品在如今生活中的廣泛使用，便攜式電子設備隨處可見，其集成電路的發展功不可沒，人類將上億種元器件鑲嵌進一塊小小的硅板上，造出了各種靈活的電子設備，通過這些電子設備人類在上至九天攬月，下至五洋捉鱉的領域內創造了無數奇跡。而在集成電路中，運算放大電路作為其中重要的一環，它的性能強度也起到至關重要的作用。低功耗技術已經成為模擬集成電路產業發展的富有標志性的體現之一[3]。如今，用戶對低耗能電子產品的需求也對集成電路產業向低壓低功耗方向發展產生加速作用[4-5]。但是，依照摩爾定律的發展，晶體管的特征尺寸已經不斷縮小到了能接受的半導體載流子極限，能承受的擊穿電壓也在逐漸下降[6-7]。當前國際科研機構中心的研究熱點之一就是對低壓低功耗的半導體集成電路的設計[8]。1.2.2國內外的發展情況集成電路技術早在上世紀60年代初時就已經開始有發展的跡象了，但直到幾十年后Robert.J.Wilde設計出了第一塊運放uA709，集成運算放大器這時才算真正走進大眾的視野里，并迅速發展[9]。在設計集成電路中，人們往往根據一些實際需要希望運算放大器能夠實現某些理想的性能指標參數[10]。1998年，BlalockBJ采用200nm技術設計了一款低壓運算放大器。其利用大容量驅動和電平轉移方法，最終使得晶體管的閾值電壓為0.8V，其增益為49dB，帶寬達1.3MHz，功耗僅有300μW[11]。2004年，PimentaTC提出了一種具有米勒拓撲結構得軌到軌CMOS運算放大器。該電路主要應用在超低功耗，超低壓和高時間常數的方面上，并且可還用于小型電池供電的設備[12]。2005年，IvanPadilla設計了采用互補翻轉差分對結構的運算放大器。其軌至軌互補輸入級的最低電壓供應要求用兩個漏極源極飽和電壓來降低，并同時獲得恒定的跨導增益和高CMRR和PSRR[13]。2008年，ChowHC提出消除常規的死區問題的方法：采用電流驅動體技術來降低輸入設備的閾值電壓，實現在1V的電壓下達到71dB的增益和100dB的CMRR[14]。2009年，曲光陽等人提出了一種只有極低功耗的采用軌到軌技術輸出的AB類運算放大器。該電路輸出級的靜態電流僅有8.5μA，實現了良好的低功耗性能[15]。2010年，KargaranE提出了一種無緩沖兩級CMOS運算放大器，該電路帶寬為236MHz，相位裕度為81.3°，功耗約為50μW[16]。2011年，LeeB提出了一種低電源電壓軌到軌輸入級的技術。僅多加了一個用于電平轉換的二極管連接的NMOS晶體管在該結構中，其平均功耗為113.126μW[17]。2016年，QinZ提出了一種具有新型交叉耦合輸出級軌到軌運算放大器。這種結構增加了運放輸出級中MOS管的跨導，從而提高了運放的增益效果，在外接0.5V的電壓下，總功耗僅為70nW[18]。2018年，FarA采用動態增加偏置電流和轉換速率的方法設計出一款運算放大器。在極低工作電流的條件下，實現98dB的增益、115dB的PSRR，且功耗極低僅有86nW[19]。1.3課題設計任務和要求本次畢業設計主要任務為：首先學習并了解運算放大器的基本元器件組成、不同的電路基礎結構、基本性能參數和設計方法等，再對低壓低功耗運算放大器設計的各種方法研究分析，在嚴謹的參考了國內外各種論文文獻的基礎上，形成一個系統低壓低功耗運算放大器的設計綜述，并采用CSMC0.6μmCMOS工藝設計一個低壓低功耗運算放大器，其主要的內容包括如下：1.收集國內外相關低壓低功耗運放的文獻，進行研究分析；2.對所收集到的文獻資料中所應用到的各種低壓低功耗運算放大器的方法進行總結綜述；3.結合國內外近年來設計低壓低功耗運算放大器的各種方法，基于CSMC0.6μmCMOS工藝設計出一個低壓低功耗運算放大器；4.對所設計的運算放大器進行直流、交流、瞬態仿真分析，并進行反復調試以獲得最佳性能；1.4論文結構第1章是緒論。簡要介紹了低功耗運算放大器的概念、課題研究背景、國內外發展情況、課題設計任務和要求、及論文主要結構。第2章是主要簡介了設計運算放大器的必要知識儲備。簡要介紹了運算放大器內部的基礎結構、MOS物理基礎以及大信號模型，和運放的特點與主要技術指標。第3章是低壓低功耗運算放大器電路的設計簡介。簡要介紹了低功耗模擬集成電路設計技術，即對國內外降低功耗的方法與電路進行綜述。第4章是基于第3章給出的電路結構單元，設計出了一種低功耗運算放大器結構，定下實現指標，并計算了結構中的器件參數。第5章利用cadenceSpectra對所設計的電路進行仿真，分析了運放的直流、交流以及瞬態特性，調試后所得出的仿真結果與性能要求基本吻合。結論部分則對本文的設計進行一些總結。第2章運算放大器的設計基礎2.1運算放大器的結構常見運算放大器的組成結構如圖2-1所示，主要組成部分有輸入級、輸出級、中間放大級、偏置電路和補償電路，是通過耦合形成的放大電路，它具有高增益的特性[20]。輸入級：一般為一個差分型放大器，主要用來放大輸入信號，提高整個電路的電路性能。其輸入級有兩個端口。中間放大級：也叫做增益級，主要是提高最終輸出的電壓。其結構由多級放大電路組成，運放的增益主要由這部分提供[21]。輸出級：一般由電壓或互補電壓跟隨器組成，要讓輸出級有較低的阻抗，能驅動后級電路，使電壓波動輸出的值盡量接近電源電壓的輸入值，并維持穩定的電流輸出。偏置電路：提供合適的偏置電流、偏置電壓給運放的各個電路。補償電路：運放在大多數情況下被設計成負反饋的結構，加上輔助電路讓整個電路保持穩定，以使閉環電路趨于穩定。圖2-1常用的運算放大器的內部組成框圖運算放大器的符號如圖2-2所示，在理想情況下，輸出電壓V的表達式為: （2-1）為開環增益，和是輸入電壓。圖2-2運算放大器的符號2.2MOS器件物理基礎CMOS器件由NMOS管和PMOS管兩個器件組成，是模擬集成電路的核心。本節以NOMS器件為例，對MOS器件的結構性能進行具體的分析介紹。2.2.1MOSFET的結構圖2-3為NMOS的器件結構，最底層為P型摻雜的襯底（Substrate），最頂部為高摻雜多晶硅作為的柵極，兩邊分別是有N+型摻雜區的源區(Source)和漏區（Drain），柵極和襯底之間有一薄柵氧化層(Metal-Oxide-Silicon)。MOSFET最主要的參數為長寬比，其中長度L指的是源漏之間的距離，而寬度W為與L垂直的柵線長度。圖2-3NMOS結構圖[22]2.2.2MOSFET的符號不管是NMOS管還是PMOS管，都有四個端口：源極S、漏極D、柵極G以及襯底B，屬于四端元件。如圖2-4所示為兩種MOS晶體管的電路符號。圖2-4MOSFET符號2.3MOS管的大信號模型如圖2-5所示為傳統NMOS管的輸出曲線，可以將工作狀態分為三個工作狀態區：圖2-5NMOS管輸出特性[23]（1）截止區 （2-1）如果滿足上式條件時，則此時工作在開路的狀態，即MOS管內的可導電通道沒有形成，源-漏電源表達式為： =0 （2-2）（2）飽和區 （2-3）如果滿足上式條件時，則MOS管溝道被夾斷，工作在飽和區，此時相對恒定，其V-I特性如下式： （2-4）（3）線性區 （2-5）如果滿足上式條件時，則稱器件工作在線性區。此時的V-I特性如下式： （2-6）2.4運算放大器的特點2.4.1運算放大器的模型運算放大器的符號如圖2-6所示。運算放大器一般具有一個輸出端和兩個輸入端。在兩個輸入端中，一個與輸出端成反向關系為反相輸入端，另一個為同向關系為同相輸入端[24]。圖26運算放大器的符號2.4.2運算放大器的主要技術指標運算放大器的主要技術指標介紹如下：1.增益開環增益決定了使用該運算放大器的反饋電路的精確度。開環增益是指無外加反饋時的增益，一般用以dB為單位的對數表示。開環增益在理想情況下的是無窮大的，但實際通常在100dB左右。2.大信號帶寬（全功率帶寬BWP）當連接運算放大器跟隨器時，輸入大的正弦信號，在額定負載和某些失真條件下，信號的頻率對應于運算放大器輸出電壓的最大振幅。3.小信號帶寬（開環帶寬BW）一般規定開環增益下降3dB（或直流增益的0.707倍）時所對應的信號頻率為小信號帶寬，也稱帶寬[25]。4.線性線性度表示輸入輸出電壓之間的呈線性的關系。一個運算放大器如果所有的CMOS器件都工作在飽和區域，那么小信號增益將接近一個常數，在這一點上，輸入和輸出呈現線性關系。但很多時候電路中的管子會處于線性區或截至區，那么，輸出電壓很可能就會失真，此時可以采取差動輸入以及負反饋等措施解決這以問題[25]。5.輸出擺幅大多數使用運算放大器的系統需要一個大的電壓擺幅以適應大信號的應用。對大輸出擺幅的要求導致相當頻繁地使用全差分運算放大器，它產生的互補輸出的有效振幅是單端輸出的兩倍。6.轉換速率（SR）轉換速率是一個反映運算放大器處理大信號或高頻信號能力的參數。由于電路中主電容的充放電電流太小，大信號的速度可能會受到轉換率的限制。此外，轉換放大器的輸出會出現失真現象是由于輸入輸出關系是否為線性的關系導致的。7.共模抑制比（CMRR）用于抑制輸入的共模電壓，其定義為差分電壓增益和共模電壓增益之比，即AD/AC。共模電壓增益為： （2-2）差分電壓增益為： （2-3）8.電源電壓抑制比（PSRR）當電源電壓因噪聲或其他信號干擾而波動時，它相當于運算放大器的一個輸入，并在輸出端產生一個相應的信號。電源抑制比（PSRR）是正常運算放大器的增益與電源波動引起的增益的比率。很明顯，PSRR越大，電源對電路的影響就越小。通常，我們把對電源和對地的抑制比分別稱為PSRR+和PSRR-，并分別計算[26]。9.輸出電阻實際一個放大器帶有輸出緩沖器時輸出電阻約為0.1-5KΩ，而不是零；沒有輸出緩沖級時的輸出電阻要高得多，這增加了連接到輸出端電容器的充放電時間，這意味著運算放大器的速度和最大信號頻率將被降低。10.失調運算放大器在實際應用中，由于各種因素，當輸入零信號時，會使輸出電流水平不在規定值范圍內，在輸入端再補償一個電壓VOS，就可以使輸出水平恢復到規定值。這個補償電壓就是失調電壓。當運算放大器的輸入電平處于指定值時，失調電流IOS為進入運放兩個輸入端電流的差值。運放一般都設計有輸入補償電路以降低失調電壓和失調電流[27]。11.噪聲實際上CMOS元件不同于理想狀態時，由于其自身的結構問題、工藝技術偏差等條件會產生一定的噪聲。運算放大器的主要是產生熱噪聲和1/f噪聲。1/f噪聲主要在低頻范圍內起作用，熱噪聲主要而在高頻范圍內起作用。

第3章低壓低功耗模擬集成電路設計簡介低壓低功耗是模擬繼承電路的發展趨勢。隨著現代生活中便攜式設備的普及，低壓低功耗運放被廣泛使用。低壓低功耗運算放大器不僅消耗較少的電源電流，而且只需要較低的電源電壓，特別適應于現代低電壓。降低運算放大器功耗的方法有很多，本章主要對降低運算放大器功耗的各種方法進行簡單的分析研究。3.1低功耗模擬集成電路設計技術當今可以從兩個方面對集成電路進行改良設計，一個是工藝改進，另一個是電路結構優化。低電壓工作下，其性能的缺陷可以用先進的工藝來減少芯片和封裝電容或用優化電路設計來彌補。目前關注的熱點實現低壓低功耗的發展是從電路結構上進行改進優化來達成，目前，比較主流先進的電路優化技術有亞閾值電路技術、軌至軌技術、襯底驅動技術、電平移位電路、自舉共源共柵電路和電流模式電路。3.1.1亞閾值電路技術在傳統設計中，對于模擬集成電路來說，當MOS管工作在強反區時會消耗更多的功率，所以設計過程需要盡量使MOS管工作在弱反區，以降低電路的功耗[28]。亞閾值技術的優點在：MOS管工作在亞閾值區時有著較低的電流，可以采用較小的電源電壓，可以直接使用各種便攜式設備的電池供電，并且，它對各種要求低電壓、低功耗的場合有著重要意義；但缺點也很明顯：在一定的功耗下，由于各種原因，增益會降低，工作在亞閾值區的MOS管通常比工作在強反區的MOS管需要更大的面積，這對器件的高頻特性有很大影響。3.1.2電平移位電路常見的電平移位的電流鏡結構如圖3-1所示，其輸入電壓是而不是傳統的。在這種結構中，將一個連接在輸入級和柵極之間的BJT發射極跟隨器作為一個電平轉移器，從而降低輸入電壓要求。圖3-1電平移位電路3.1.3自舉共源共柵電路隨著電源電壓的降低，功耗得到了一定程度的改善，但帶來了明顯的問題，電路的增益明顯不足，此時可以引入了一種共源共柵電路的高阻電流鏡，在低電壓狀態下也能保持高增益。傳統的共源共柵結構如圖3-2（a）所示，這種結構很難在低電壓的情況下運行，并且這種結構的輸出擺幅很小；而自舉共源共柵電路結構可以解決這一問題，其電路結構如圖3-2(b)所示，自舉共源共柵電路把M2、M3的柵極相連接，那么，M2、M3可以看作是一個復合MOS管，設M3的W／L與M2的W／L之比為n，當n>>1時，M2與M3組成的復合MOS管的輸出跨導約等于M2的跨導，又因為M2的寬長比和跨導小，所以這個結構中復合MOS管能獲得較大的增益。此外，M3的W／L較大，從而輸出壓降主要降在M2上。根據以上描述，可以知道，自舉共源共柵結構既具有傳統共源共柵結構的高輸出阻抗和高增益的特點，又克服了傳統共源共柵結構的高電壓和低輸出擺幅的缺點，這種結構對于低功耗運算放大器的設計具有重要意義。圖3-2兩種共源共柵電流鏡3.1.4軌對軌技術隨著電源電壓的降低，共模輸入范圍以及動態輸出范圍都會大大減小，這使得基本的Rail-to-rail輸入結構變得非常重要。如圖3-3所示，由一個NMOS差分對和一個PMOS差分對并聯而成的Rail-to-rail輸入結構。將這兩個MOS管并聯起來形成軌對軌結構時，它的共模輸入范圍就變得更大了，所以，如果采用了這個結構，那么設計的運放就有著更大的共模輸入范圍。圖3-3基本的Rail-to-rail輸入結構3.1.5襯底驅動技術通過降低閾值電壓的方法也是減少電路功耗的一個重要方法。目前，降低閾值電壓的主要技術有襯底驅動技術以及浮柵技術，襯底驅動技術如圖3-4所示。根據公式，調節襯底驅動MOS管的襯底和源級之間的電壓VBS，就可以調節閾值電壓。圖3-4襯底偏置的NMOS橫截面3.1.6電流模式電路早在以前是比較流行電壓模式的，但由于當今各種技術的發展，暴露出很多電壓模式電路的缺陷。而且隨著對以電流為信號變量的電路的技術增強，電流模式電路的優勢也逐漸凸顯出來。首先，在低電源電壓下能夠實現CMOS電路的低功耗性能，其電流模式電路通常能夠在較低的電壓下正常工作，因而功耗得以減小。其次，它具有高速度和寬帶寬，在電流模式電路中極間的電壓波動很小，電阻-電容（阻容）時間常數小，晶體管的可以被工作頻率達到。最后是電流模式電路有利于基于電流的信號操作[29]。3.2本章小結本章主要并且介紹了國內外在設計低功耗運算放大器時所采用的幾種降低電路功耗的方法以及結構，對各種方法以及結構的優缺點進行了一定的分析和總結。

第4章低功耗運算放大器的設計根據運算放大器幾個主要組成部分，可以將本次設計用各個不同的部分為單元組成設計出一個完整的低壓低功耗運算放大器。4.1設計指標本次設計的低壓低功耗運算放大器因為要求實現低壓低功耗的設計，為了保持參數和技術指標的要求，將平衡各器件參數的關系。以下為本文設計運算放大器指標：表4-1技術指標要求運放參數仿真要求電源電壓5V輸入失調電壓≤3mV輸入共模范圍≥3V輸出電壓擺幅≥3V開環增益≥60dB單位增益帶寬≥1M相位裕度60CMRR≥70dBPSRR≥65dB建立時間≤5μs擺率SR≥1V/μs靜態功耗200μW4.2設計電路整體結構本次畢業設計中，所設計的運算放大器的整體結構如圖4-1所示，下面是低功耗運算放大器的整體分析：4.2.1設計電路整體結構圖4-1運算放大器的整體圖電路的各部分功能簡介如下：M1、M2、M3、M4、M5組成差分輸入級，組成第一級的增益電路。M6、M7、M8、M9、M10、M11組成一個簡單的偏置電路，為運放的其它部分提供偏置電壓，使它們工作在所需的靜態工作狀態。M12、M13組成一個源跟隨器，用來傳輸一部分的輸入電壓。M14、M15、M16、M17、M18是一個電平移位電路，為推挽輸出級提供輸入信號。M19、M20組成了所設計運放的輸出級，它是一個推挽輸出級電路。R4、C組成了所設計運放的補償電路。4.2.2運算放大器的設計分析因為PMOS差分輸入對較NMOS差分輸入對能夠有效的降低襯底偏置效應的影響，使輸入級有著較大的輸入阻抗以及較大的共模輸入范圍，所以輸入級是一個PMOS差分輸入對。如圖4-1所示，M1、M2耦合形成PMOS差分輸入級，其有源負載由M3、M4組成的鏡像電流源來充當，R1、R2兩個電阻與電流源相連，用來調整通過M1、M2、M3、M4的靜態工作點。M6、M7、M8、M9、M10、M11、R5構成了運放的偏置電路，其中M6、M7、M8、M9組成了一個封閉回路結構中的兩個電流鏡，由于電阻的作用，兩個支路的電流會達到一個平衡值并且兩個支路電流大小相等。通過調節電阻R5讓偏置電路的一部分管子處于亞閾值區使電路消耗更少的功耗，本次設計中，M8、M9處于亞閾值區。根據亞閾值區的電流公式，我們可以得到一個不受電源電壓影響的基準源。M12、M13組成一個源跟隨器，它充當著一個緩沖器，對后面一級的電路進行隔離，以防止后級電路影響輸入級，另一方面，它還有著轉移電平的功能，將輸入級左端的輸出信號向后級轉移，為電平移位電路提供偏置電壓。M14、M15、M16、M17、M18是一個電平移位電路，它與輸出級結合，能夠明顯降低對輸入信號電平的要求，使得電路能夠正常的工作。對于低功耗運算放大器，M19、M20組成所設計運放的輸出級顯得非常的重要，本文所采用的輸出級是推挽輸出級，它能夠增大電路的輸出擺幅，避免交越失真，并且能有效的提高電路的效率。通過對電路中參數和電阻大小的調節，能夠使輸出級在一個很小的電流下工作，極大程度降低了電路的功耗。本文選擇的補償電路是最簡單的RC補償電路，由R4、C組成。4.2.3運算放大器的電路參數計算首先，根據所用工藝庫的參數得出幾個常用的管子參數：NMOS管：VTHN=0.728V,μnCox=11.8×10-5A/V2。PMOS管：VTHP=-1.02V，μpCox=5.09×10-5A/V2。對于參數的計算，從性能指標的功耗開始，及先對運放的電流進行分配。電源電壓為5V，功耗W100μW，預期將電路的功耗做到25μW，那么，電路的整體靜態電流為5μA，為了電路能獲得更好的性能，將給予電路輸入級以及輸出級較大的電流。分配2μA給輸入級，2μA給基準電流源和電平轉移電路各一半，1μA給輸出級。根據性能指標，電路的相位裕度要為60°，就需要CC>0.22CL，先設負載電容10PF，那么取CC=3PF。根據運放的另一個性能指標擺率可以確定運放PMOS差分對的總電流大小I，根據公式，指標中SR>0.8V/μs，那么，可以假定SR=1V/μs，可以得到PMOS差分對的總電流，比上述段所分配電流略大，那么，可以稍微降低補償電容，將補償電容CC減小為2.5PF，另外，降低對擺率的要求，使之變為0.8V/μs，剛好與所要求的性能完全符合。通過對電路極點的補償分析，我們可以得到補償電容CC以及單位增益帶寬GB與輸入級跨導gm的關系： （4-1）所以，我們可以得到輸入晶體管M1、M2的跨導： （4-2）根據公式（2-6），可以得到輸入晶體管M1、M2的寬長比 （4-3）初步將輸入晶體管M1、M2的寬長比設為36。根據運放的指標共模輸入電壓大于3V，且電源電壓等于5V，那么，可以取在0.5V~4.5V范圍內取得運放的輸入共模值。再通過輸入共模范圍的最小值Vin.min來確定M3、M4的寬長比。假設運放工作時，這些管子工作在飽和區，則Vin.min為： （4-4）根據模型參數以及性能指標要求，|VTH3.max|=1.1V，|VTH1.min|=0.6V，Vin.min=0.5V，從而可以將M3、M4的寬長比設為9。 （4-5）與上面一步類似，可以將M5寬長比設為12。此外，在運放靜態工作時，由于輸出級中的M20與M3的柵源電壓相等，并且預設通過它們的電流都是1μA，那么，可以取M20的寬長比也為9。所設計運放的輸出級是一個AB類輸出級，輸出小信號由上下兩個管子MOS管分別驅動的，為了輸出不太失真的信號，必須使運放上下兩個部分的小信號跨導相等，即： （4-6）其中， （4-7） （4-8）根據式（4-6）（4-7）（4-8），可以得出幾個管子參數以及R3之間的一個關系 （4-9）前面的分析中，確定了輸出級管子M20的寬長比為9，通過M19、M20的電流為1μA，根據MOS管飽和區的源漏電流公式，可以得到： （4-10）其中， （4-11）在電平移位電路中，通過管子M15的源漏電流為： （4-12）在AB類輸出級的電路中，可以得到電路的輸出電壓擺幅為： （4-13）得到： （4-14） （4-15）根據指標，可以設定輸出源漏的驅動電壓為600μA。綜合以上的幾個式子，以及幾對管子的電流鏡原理，把M13和M16的寬長比取為5，M14和M15的寬長比為8，M17和M18的寬長比為4，M19的寬長比為15，R3的阻值為100K。到此為止，MOS管的寬長比以及少數幾個電阻值還未確定，接下來，根據其他的一些性能指標要求可以大概的確定這些參數的值。在本文設計的基準電流源中，流過MOS管M18的源漏電流可以表示為： （4-16）其中，Vt為熱電壓，β為MOS管的寬長比，根據后級電路對電流的要求以及基準電流源所分配的電壓，我們可以把M6、M7、M8、M9、M10、M11、M12的寬長比分別取為3、3、5、3、2、3和2，R5取為160K。至此，運放的管子參數的手工計算完成，但是，這些管子的尺寸只是一個極不準確的值，仍需結合后面章節的仿真結果不斷的對電路中管子參數進行調整，必要時候可以使用掃描參數使得所設計的運放的性能取得最優化。4.3本章小結本章設計了一個低壓低功耗的運算放大器結構。根據所需的性能規格和所使用的模型參數，初步確定所設計結構中每個器件的尺寸，以便所設計的運算放大器中的器件能夠大致處于它們最佳性能所要工作的區域。

第5章低功耗運算放大器的仿真用Cadence設計運算放大器時，在確定好了技術指標和工藝參數的前提下，需要進一步對運放的各項性能指標進行不斷地仿真，來驗證設計的電路能滿足提出的各項指標，并對運放電路進行調試優化。本次設計通過cadenceSpectra對所設計的電路進行仿真，用的工藝模型是CSMC0.6μm工藝。5.1直流分析（DC）5.1.1運算放大器直流傳輸特性的仿真如圖5-1所示，運放的電源取5V，反相端電壓給2.5V，并將運放接成開環結構，同相端輸入設Vin進行掃描，負載CL和RL分別為10PF和1MΩ，得到運放的結果如圖5-2所示。圖5-1直流傳輸特性仿真圖圖5-2運算放大器的直流傳輸特性傳輸曲線線性區很窄時就接近理想情況。直流輸出電壓擺幅為0-5V。輸入失調電壓約為：2.7mV。5.1.2運算放大器輸入共模電壓范圍的仿真將運放接成如圖5-3所示，反相端與輸出端連在一起，形成一個單位增益結構，取負載CL與RL分別為10pF和1MΩ。圖5-3單位增益結構圖5-4運放的輸入輸出跟隨特性如圖5-4所示，可以看出共模輸入電壓范圍能達0.26V～4.99V。5.1.3運算放大器輸出共模電壓范圍的仿真輸出共模電壓范圍的仿真電路圖如圖5-5所示，接成反向增益為10的仿真電路圖。Vin1端接2.5V電壓，負載CL與RL分別為10pF和1MΩ。圖5-5輸出電壓擺幅的仿真電路圖5-6運放的輸出擺幅特性運放輸出電壓擺幅如圖5-6所示，可以看出輸出電壓擺幅范圍為-0.03V—4.97V。5.2交流分析（AC）5.2.1運算放大器開環頻率特性的仿真開環增益是運放在低頻工作時的放大倍數。電路中負載CL補償為100pF，RL為1MΩ，在共模輸入電壓為3V的條件下做交流小信號仿真，如圖5-7所示。圖5-7開環頻率特性仿真電路圖5-8運算放大器的開環特性：相位（上）和幅值（下）根據仿真結果，可以得到所設計運放的低頻開環增益為64.2dB，單位增益帶寬達到了1M以上，相位裕度達到了60。5.2.2運算放大器共模抑制比的仿真確定運放共模抑制比的方法有兩種，一種是先測量低頻開環增益(以dB為單位)，再將輸入端變為共模信號，減去其測到的低頻共模增益的dB數，即得CMRR的dB數，另外一種則采用特殊的測量電路直接得出。本次設計采用的是前者，仿真電路圖如圖5-9所示，電路中負載CL與RL分別為10pF和1MΩ。圖5-9CMRR的仿真電路圖5-10運算放大器共模電壓增益的幅頻特性仿真結果如圖5-9所示，所設計運放的低頻共模增益達到-64.6dB，那么可以計算出共模抑制比約為64.2dB+64.6dB=128.8dB。5.2.3運算放大器電源抑制比的仿真如圖5-11所示，其中運放的同相端接2.5V電壓，運放電源串聯一個交流源。做交流小信號分析，結果如圖5-12所示。可以得到所設計運放的電源抑制比為101.7dB。圖5-11電源抑制比的仿真電路圖5-12運放的電源抑制比的幅頻特性5.3瞬態分析瞬態分析主要分析所設計運放的建立時間以及轉換速率，所采用電路結構為單位增益結構，其仿真電路圖如圖5-13所示。輸出端負載CL=10pF，同相輸入端加0V和5V的高低電平，周期為200μs無時間延遲的方波脈沖。仿真的結果如圖5-14所示。圖5-13瞬態特性仿真電路圖5-14運放的轉換速率仿真結果圖如上，由波形的斜率可以確定擺率。經計算得，上升沿的SR+約為：7.98V/μs，下降沿的SR-約為：8.42V/μs。5.4運放的功耗分析對運放進行直流工作點分析，得在直流工作點下的靜態電流為29.19μA，則運放的總功耗P=5×29.19=145.95μW。5.5結果匯總根據以上各個步驟的仿真分析，最后可以得到所設計運放的性能總結，如表5-1所示。從仿真結果可以看出，電壓為5V時，運放的開環增益有64.2dB，輸入輸出范圍都接近電源電壓，單位增益帶寬達到了1M以上，相位裕度接近完美的60。CMRR以及PSRR皆達到了100dB以上，運放的功耗僅為145.95μW，可以看出所設計的運算放大器滿足所要求的全部性能。表5-1低功耗運算放大器的仿真結果運放參數仿真結果電源電壓5V輸入失調電壓2.7mV輸入共模范圍4.73V輸出電壓擺幅5.0V開環增益64.2dB單位增益帶寬18M相位裕度60CMRR128.8dBPSRR101.7dB擺率SR8.20V/μs靜態功耗145.95μW

結論在查閱了大量的國內外文獻后，對國內外相關的論文文獻以及已有的降低功耗的電路結構進行了參考和分析，基于CSMC0.6μm工藝完成了一個低壓低功耗運放的設計，并使用cadence軟件對所設計的電路進行了仿真驗證。主要工作和結論如下：1.設計采用PMOS差分輸入對結構為輸入級電路，后接一個簡單偏置電路使其提供偏置電壓，再將電平移位電路與輸出級結合，使輸出電壓達到軌對軌，最后接入一個簡單的RC補償電路。2.仿真結果表明，在5V電源下，所設計的運算放大器靜態電流只有不到30μA，其整體功耗不到200μW，增益達到64.2dB，單位增益帶寬達到1M以上，共模抑制比達128.8dB,電源抑制比達101.7dB，相位裕度達到60，滿足了設計需要。缺陷與不足：1.由于采用的集成電路工藝較為落后，因此本文所采用的電源電壓為5V，雖然很好的完成了低功耗的任務，但是對于以電池供電的便攜式設備，5V的電壓有點過高，有待降低。2.設計的電路還存在如存在零點漂移現象的缺陷。3.未完成版圖設計。參考文獻王灤平著.電路基礎與產品制作：西北工業大學出版社，2016.08：第71頁.何遲.低壓軌到軌運算放大器的設計[D].南京郵電大學，2013.SharanT,NathNK.Low-power,foldescascodenearrail-to-railOTAformoderatefrequencysignalprocessing[C].2017InternationalConferenceonInnovationsinElectronics,SignalProcessingandCommunication(IESC),IEEE.2017:5-10.AbdelfattahO,RobertsGW,ShihI,etal.Anultra-low-voltageCMOSprocess-insensitiveself-biasedOTAwithrail-to-railinputrange[J].IEEETransactionsonCircuitsandSystemsI:RegularPaper,2015,62(10):2380-2390.MalavoltaLL,MorenoRL,PimentaTC.Aself-biasedoperationalamplifierofconstantgmfor1.5Vrail-to-railoperationin130nmCMOS[C].201628thInternationalConferenceonMicroelectronics(ICM),IEEE,2016:45-48.ChatterjeeS,TsividisY,KingetP.0.5-VanalogcircuittechniquesandtheirapplicationinOTAandfilterdesign[J].IEEEjournalofsolid-statecircuits,2005,40(12):2373-2387.stoicaL,GhandiR,ChenCP,etal.A200℃generalpurposerail-to-railcomplementaryinputclass-ABoperationalamplifierforhightemperatureapplications[C].2017InternationalSymposiumonSignals,CircuitsandSystems(SSCS),IEEE.2017:1-4.NagyL,ArbetD,KovacM,etal.Designandperformanceanalysisofultra-lowvoltagerail-to-railcomparatorin130nmCMoStechnology[C].2018IEEE21stInternationalSymposiumonDesignandDiagnosticsofElectronicCircuits&Systems(DDECS),IEEE.2018:51-54.馬曉龍.新型Rail-to-Rail運算放大器的研究與設計[D].西北大學，2002.李宇佳.基于0.18um工藝低電壓、低功耗CMOS運算放大器的設計與研究[D].黑龍江大學，2012.BlalockBJ,AllenPE,Rincon-MoraGA.Designing1-VopampsusingstandarddigitalCMOStechnology[J].IEEETransactionsonCircuitsandSystemsⅡ:AnalogandDigitalSignalProcessing,1998,45(7):769-780.DeCarvalhoFerreiraLH,PimentaTC.Anultralow-voltageultralowpowerrail-to-railCMOSOTAMiller[C].The2004IEEEAsia-PacificConferenceonCircuitsandSystems,2004Proceedings,IEEE,2004:953-956.PadillaI,Ramirez-AnguloJ,CavajalRG,etal.Lowvoltagerail-to-railoperationalamplifierbasedonflippedvoltagefollowers[C].48thMidwestSymposiumonCircuitsandSystems,IEEE,2005:267-270.ChowHC,WengPN.Alowvoltagerail-to-railOPAMPdesignforbiomedicalsignalfilteringapplica