RV32I處理器處理器設(shè)計(jì)根據(jù)RISC-V指令集結(jié)構(gòu)，可以設(shè)計(jì)出微處理器一種簡(jiǎn)單的基本設(shè)計(jì)方案自于戴維·A.帕特森（DavidA.Patterson）和約翰·L.亨尼斯（JohnL.Hennessy）共同撰寫的《計(jì)算機(jī)組成與設(shè)計(jì)：硬件/軟件接口RISC-V版》和《計(jì)算機(jī)體系結(jié)構(gòu)：量化研究方法第6版》，帕特森也是RISC-I項(xiàng)目的領(lǐng)導(dǎo)者RV32I處理器“數(shù)據(jù)通路”，在計(jì)算機(jī)內(nèi)部用于處理信息的所有元件的總和僅給出R-類型指令、lw/sw指令和beq指令的實(shí)現(xiàn)方案指令處理馮·諾伊曼模型把程序和數(shù)據(jù)都作為一個(gè)二進(jìn)制序列存儲(chǔ)在計(jì)算機(jī)的內(nèi)存里，在控制單元的引導(dǎo)下一次執(zhí)行一條指令指令在控制單元的指揮下以一種系統(tǒng)的方式被逐步處理根據(jù)指令處理所需進(jìn)行的操作，可以將一條指令的執(zhí)行分解為一系列步驟每一個(gè)步驟都在控制單元的控制之下完成時(shí)鐘周期指令執(zhí)行的每一個(gè)步驟所花費(fèi)的時(shí)間是一個(gè)時(shí)鐘周期時(shí)鐘周期以納秒（或稱毫微秒，十億分之一秒）為單位3.3GHz，0.303納秒數(shù)據(jù)通路一個(gè)簡(jiǎn)單的多時(shí)鐘周期的實(shí)現(xiàn)方案不同的指令被分解為不同的步驟，占用不同的時(shí)鐘周期——“多周期”RV32I指令執(zhí)行階段每條指令需要其中的4到5個(gè)階段取指令（InstructionFetch，IF）譯碼/取寄存器（InstructionDecode/registerfetch，ID）執(zhí)行/計(jì)算地址(Execution/addresscalculation，EX)訪問內(nèi)存/完成分支（Memoryaccess/branchcompletion，MEM）寫回（Write-back，WB）1、取指令從內(nèi)存中獲得下一條指令程序計(jì)數(shù)器（PC）包含下一條指令的起始地址指令寄存器IR（InstructionRegister）下一指令程序計(jì)數(shù)器NPC（NextPC）任務(wù)：IR

Mem[PC]；NPC

PC+4；取指令2、譯碼/取寄存器譯碼控制器：識(shí)別指令I(lǐng)R[6:0]取寄存器A

Regs[rs1];B

Regs[rs2];Imm

SEXT(imm[11:0]);3、執(zhí)行/計(jì)算地址根據(jù)譯碼產(chǎn)生的控制信號(hào)（空心箭頭）R-類型指令A(yù)LUOut

AfuncB；lw/sw指令A(yù)LUOut

A+Imm；beq指令Cond

(A==B)；PCOffest

PC+(Imm<<1)；4、訪問內(nèi)存對(duì)內(nèi)存進(jìn)行訪問，以及改寫PC的值任務(wù)lw指令MDR

Mem[ALUOut]；PC

NPC；sw指令Mem[ALUOut]

B；PC

NPC；R-類型指令PC

NPC；beq指令if(Cond&&Branch)PC

PCOffset；elsePC

NPC；5、寫回結(jié)果寫到目標(biāo)寄存器中LW指令Regs[rd]

MDR；R-類型Regs[rd]

ALUOut；不是所有的指令都包括五個(gè)階段所有指令均需要取指令階段和譯碼/取寄存器階段下一階段取指令整數(shù)運(yùn)算指令和數(shù)據(jù)傳送指令

PC+4下一條指令控制指令如果PC中的值被改寫為“PC-相對(duì)”，改變指令執(zhí)行順序……控制器有限狀態(tài)機(jī)輸入CLK，時(shí)鐘，觸發(fā)狀態(tài)轉(zhuǎn)換指令寄存器IR[6:0]輸出，空心箭頭IRWrite（1位）信號(hào)當(dāng)前時(shí)鐘周期內(nèi)，IR是否要加載新的指令Branch（1位）信號(hào)當(dāng)前執(zhí)行的指令是否是分支指令A(yù)LUOp（2位）信號(hào)當(dāng)前執(zhí)行的指令在ALU中要執(zhí)行的是何種運(yùn)算RV32I有限狀態(tài)機(jī)取指令（S0）第一個(gè)時(shí)鐘周期（S0）IR

Mem[PC]；NPC

PC+4；控制信號(hào)IRWrite=1PCWrite=0……取指令譯碼/取寄存器（S1）S1A

Regs[rs1];B

Regs[rs2];Imm

SEXT(imm[11:0]);控制信號(hào)RegWrite=0IRWrite=0PCWrite=0……執(zhí)行/計(jì)算地址（S2）LW/SWALUOut

A+Imm；控制信號(hào)ALUSrc=1ALUOp=00RegWrite=0IRWrite=0PCWrite=0……訪問內(nèi)存(S3)LW指令MDR

Mem[ALUOut]；PC

NPC；控制信號(hào)MemRead=1Branch=0PCWrite=1ALUSrc=1ALUOp=00RegWrite=0IRWrite=0……寫回（S5）LW指令Regs[rd]

MDR；控制信號(hào)RegWrit