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文檔簡介

第二章例題講解【例2.6-1】有一TTL門電路內部電路如圖所示，說明其邏輯功能。

當EN=1（5V）時，電路等同于標準與非門，實現與非邏輯功能。5V第二章例題講解

當EN=0（0.3V）時，門電路輸出級的VT4和VT5管同時截止，輸出高阻態。0.3VVB1≈1VVC2≈1V結論：TTL三態與非門。高阻態第二章例題講解【例2.6-3】由LSTTL門電路組成的電路如圖所示。試寫出Y1~Y3的邏輯表達式。

G3內部的電阻起到了上拉電阻的作用。01第二章例題講解

【例2.6-4】三態門構成的電路如圖所示。A端輸入8Hz方波信號，B端輸入4Hz方波信號。在/E1、/E2四種不同取值下，畫出BUS上的信號波形。高阻第二章例題講解【例2.6-5】假設門電路的延遲時間為tPD，請畫出圖

(a)所示電路的時序圖。如果不考慮門電路的延遲，電路的時序圖如圖所示，其特點是各信號波形的上升沿和下降沿邊沿對齊。第二章例題講解當A由低電平變成高電平時，經過1tPD的延遲，/A和C由高電平變為低電平，再經過1tPD的延遲，B信號由低電平變為高電平。當A由高電平變成低電平時，經過1tPD的延遲，/A由低電平變為高電平，再經過1tPD的延遲，B信號由高電平變為低電平，再經過1tPD的延遲，C信號由低電平變為高電平。第二章例題講解【例2.6-6】在高速數據采集系統中，通常采用FPGA+高速A/D的方案，其原理圖如圖所示。分析FPGA和高速A/D轉換器接口中為什么要加一反相器。當兩種不同電源電壓器件連接時，如何能保證可靠工作？必須滿足以下兩個條件：VOH(min)≥VIH(min)VOL(max)≤VIL(max)第二章例題講解時鐘信號從FPGA到A/D轉換器，數據信號是從A/D轉換器到FPGA，因此，FPGA和A/D轉換器既是驅動器件，又是負載器件。由于A/D轉換器和FPGA的輸入引腳阻抗都很大，以下兩式總是能滿足的：第二章例題講解VOH(min)≥VIH(min)從表中數據可知，當FPGA驅動ADS805的時鐘引腳時，不滿足：器件引腳VIH（min）VIL（max）VOH（min）VOL（max）ADS805CLK3.51.0--D11~D0--4.50.1FPGAI/O1.70.83.10.2第二章例題講解方法一：將與ADS805時鐘引腳連接的FPGAI/O引腳設成OD輸出，通過上拉電阻將輸出高電平抬升到+5V。由于OD門高電平的驅動能力較差，當時鐘信號的頻率較高時，波形變差，導致工作不正常。所以這種方法不宜采用。

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