因而出現了現場可編程邏輯器件(FPLD),其中應用最廣泛的當屬現場可編程門陣列為了彌補這一缺陷，20世紀80年代中期。Altera和Xilinx分別推出了類似于PAL結構的擴展型CPLD(ComplexProgrammableLogicDFPGA(FieldProgrammableGateArray),它們都具有體系結構和邏輯單元靈活、集成規模的電路，編程也很靈活。與門陣列等其它ASIC(ApplicationSpecificIC)相比，量穩定以及可實時在線檢驗等優點，因此被廣泛應用于產品的原型設計和產品生產(一般在10,000件以下)之中。幾乎所有應用門陣列、PLD和中小規模通用數字集成電路的FPGA芯片都是特殊的ASIC芯片，它們除了具有ASIC的特點之外，還具有以下幾(1)隨著VLSI(VeryLargeScaleIC,超大規模集成電路)工藝的不斷提高單一(2)FPGA芯片在出廠之前都做過百分之百的測試，不需要設計人員承擔投資的風(3)用戶可以反復地編程、擦除、使用或者在外圍電路不動的情況下用不同軟件就可完成電路的輸入、編譯、優化、仿真，直至最后芯片的制作。當電路有少量改動言。VHDL的程序結構特點是將一項工程設計，或稱設計實體(可以是一個元件，一個電路模塊或一個系統)分成外部(或稱可視部分，及端口)和內部(或稱不可視部分),一旦其內部開發完成后，其他的設計就可以直接調用這個實體。這種將設計實體分成內外部分的概念是VHDL系統設計的基本點。應用VHDL進行工程設計的優點是多方面的。(1)與其他的硬件描述語言相比，VHDL具有更強的行為描述能力，從而決定了他成為系統設計領域最佳的硬件描述語言。強大的行為描述能力是避開具體的器件結構，從邏輯行為上描述和設計大規模電子系統的重要保證。(2)VHDL豐富的仿真語句和庫函數，使得在任何系統的設計早期就能查驗設計系統的功能可行性，隨時可對設計進行仿真模擬。(3)VHDL語句的行為描述能力和程序結構決定了他具有支持大規模設計的分解和已有設計的再利用功能。符合市場需求的大規模系統設計，高速的完成必須有多人甚至多個開發組共同并行工作才能實現的工程。(4)對于用VHDL完成的一個確定的設計，可以利用EDA工具進行邏輯綜合和優化，并自動的把VHDL描述設計轉變成門級網表。(5)VHDL對設計的描述具有相對獨立性，設計者可以不懂硬件的結構，也不必管最終設計實現的目標器件是什么,而進行獨立的設計。本系統硬件電路包括FPGA設計的多通道采樣控制器和相應的通道選擇電路，A/D轉換電路，由于采樣音頻信號，所以需要設計音頻的放大和濾波電路。系統組成部分如圖2.1所示：信號1信號1控制控制采樣數字信號存儲輸出分通道選擇部分模擬信號輸入3總體方案設計與論證3.2方案比較4單元電路的設計(1腳)輸出信號(3腳)同相端輸入(5腳)同相端輸入(7腳)輸出信號(2腳)反相端輸入(4腳)負電源(6腳)反相端輸入(8腳)正電源(1)設計步驟16256 波輸人端 圖4.2低通濾波器電路圖輸入端(接低通輸入端(接低通濾波器輸出端)圖4.3高通濾波器電路圖AD7892是美國ANALOGDEVICE公司生產的具有采樣保護功能的逐次逼近式12位高圍為0～+2.5V,這兩種的采樣轉換速率均為500kSPS,AD7892-3的輸入信號范圍為①單電源工作(+5V); 基準控制邏輯表4.1AD7892的管腳名稱及功能說明名稱管腳類型功能說明1電源電源：±5V±5%2I低電平時為睡眠狀態(功耗5mW),高電平時正常工作，一般應用時接高電平3I模擬輸入2,對AD7892-2和AD7892-3,應懸空或接AGND。對AD7892-1來說，此引腳決定輸入信號(VIN1)的范圍，當VIN2接AGND時，VIN1的范圍為±10V,接VIN1時，輸入信號范圍為±5V4I5內部ADC基準，2.5V輸出，也可通過該引腳輸入一個A/D轉換的外部基準(2.5V),如果用內部基準，此引腳懸空，對外作為基準時應對AGND接一個0.1μF的瓷片電容67I低電平時為串行輸出，高電平時為并行輸出作時，15腳(SDATA)為串行數據輸出腳，16位的16腳(SCLK)為串行輸出的時鐘輸入端17腳(RFS)為測試腳，正常工作時應接低電平數字地，與外電路的數字地相連I和CS配合讀，使數據輸出I片選，低電平有效，可以一直有效0低電平脈沖I持器保持開始轉換，應加一個大于25ns的負脈沖來啟動轉換(1)AD7892的并行輸出時序信號t1應大于35ns,在上升沿，采樣保護器進入保持狀態，并開始A/D轉換，轉換時腳輸出t2≈60ns的負脈沖以進行中斷或數據鎖存，并在就是轉換一結束就開始下次采樣，采樣時間tACQ要大于等于200ns(AD7892-3)或400ns(AD7892-1,AD7892-2),當轉換結束后(EOC的的時間，即可在DB0～DB11上獲得轉換后的12位數據，CS和一般的片選信號相同，可一直有效，外加RD的時間t5亦應大于35ns。下次采樣和本次的輸出可同時進行，所以最小的一次采樣轉換輸出時間對于AD7892-3來說為1.47+0.2=1.67μs(600kSPS),t7≈5ns,t3、t4、t8可為零(此時t9=tACQ)。(2)轉換后的二進制代碼3所列為AD7892-1和AD7892-3的輸入輸出代碼。表4.2AD7892-1,AD7892-輸出(12位)對于AD7892-1和AD7892-3,FSR為滿度范圍，如輸入為±10V,則FSR=20V,輸入出則從100…000→111…111→000…000→011…111變化。而對于AD7892-2,在輸入從0→+2.5V變化時，輸出則從全0→全1。4.2.2芯片應用如圖4.7所示為AD7892應用于采樣系統。目的是把音頻輸入模擬信號轉換為12位在此應用中，將IN2接到AGND,IN1接音頻輸入信號，其輸入范圍為±10V,音頻信號經過放大、濾波和AD7892的輸出信號為100…000~111…111,即從2048→4095,在D11反相后，在狀態機的第5個狀態鎖存器鎖存的數據為000…000→011…111,即從0→2047。由P/S選擇相應的輸出模式輸出。電路中的CONV,EOC,CS,RD控制信本次畢業設計選用的FPGA芯片是ALTERA公司的ACEX1K系列的EP1K30TC144-3。在單一芯片上，EP1K30包括一個嵌入式陣列，這為設列和靈活的可編程邏輯。嵌入式陣列是由一系列嵌入式陣列塊(EAB)組成的，它能夠用來實現各種存儲器和復雜邏輯功能；該器件也提供多電壓I/0接口操作。它允許器件橋架在不同電壓工作的系統中。比如本次系統設計器件的I/0輸出就是2.5V,這樣不4.4.1EP1K30TC144-3芯有30000個典型門，最大的系統門可達119000個；1728個邏輯單元(LE);6個嵌入式陣列塊(EAB);高達49152位的內部RAM(每個EAB有4096位),使得RAM并不影響或減少其他邏支持多電壓I/0接口，低功耗(維持狀態小于0.5mA);器件可在2.5V和3.3V電源電壓下工作；快速、可預測連線延時的快速通道(FastTrack)連續式布線結構；(1)嵌入式陣列(2)邏輯陣列(3)快速通道(FastTrack)(4)I/0單元置有過載保護、安全區保護和多種保護電路。由于設計FPGA芯片的I/0口的引腳電壓設為2.5V,所以把LM317的電壓設計為2.5V為整個FPGA芯片提供工典型應用電路如圖4.12所示：保證1.5A的輸出電流；可調整電壓輸出最低1.2V,最高可以調到37V;三端穩壓器LM317在輸出和穩壓器的末端提供一個內部參考電壓1.25V,這樣就可V?=VREr(1+景)+IAp,R2式(3-1)器件設計IApr的最大值為100μA,這由于本設計需要2.5V的穩定電壓，而VREF是1.25V,所以疑=1,讓R2=R1=240Ω即可達到輸出2.5V的電壓。FPGA配置可以用專門的編程設備，也可以使用下載電纜。如Altera的ByteBlaster(MV)下載電纜與表4.3:ByteBlaster(MV)下引腳123456789器件引腳 輸出配置數據輸出配置時鐘輸出器件復位腳(該信號線的上升沿使配置開始)狀態位(在配置完成后，該信號線為高)狀態位(如果該信號線為低，表明在配置過程中出現錯誤，需重新配置)編程配置電路的設計圖入圖4.13所示：1.配置器件，如用EPC器件進行配置；在這6種配置模式中，PS模式可以利用PC機通過ByteBlaster(MV)下載電纜Altera器件應用ICR(電路可重配置)。在本次畢業設計中，選用第二種配置模式，即被動串行模式，配置時序如圖4.14所示：正常工作狀用戶模式圖4.14PS配置時序圖周期的時鐘(具體周期數與DCLK的頻率有關),確保目標芯片被正確初始化，進入工作模式。由時序圖可以看出，在芯片配置之前和配置之后，nCONFIG,nSTATUS,CONF_DONE都是高電平，所以需要注意的是在配置電路的設計中需要在每個配置引腳上本次設計采用的EP1K30TC144-3是貼片式的封裝，引腳共有144個，所以對電路的設計有很大的要求，在設計電路中遇到很多麻煩，比如開始設計想通過布雙面板，但Protel的雙面板布線是以工業制板作為標準的，在自動布線的時候，在芯片中間設計板抗干擾性能，所以選用20M的有源晶振，在布線的過程中，有源晶振離FPGA芯片距是應該接地的。這一點要特別注意。比如此芯片上的CE(106腳)是應該接地。4.4.6硬件電路設計技巧但如果是手工制板，那就在布線和I/0口的使用有很大的要求，特別是在本設計中，輸啟動編譯仿真測試和波形分析輸入設計項目原建立波形仿真將設計項目設的3D功能讓您在加工印制版之前可以看到板的三維效果。增強的打印功能，使您可以原理圖設計系統(Designsystemofschematicdiagram),原理圖設計系統用于原理圖設計的AdvancedSchematic系統。印制電路板設計系統(Designsystemofprintingcircuitboard),印制電路板設計系統是用于電路設計的AdvancedPCB系統。可編程邏輯設計系統(Programmablelogicaldesignsystem),可編程邏輯設計6.1硬件電路的調試步驟6.1.1音頻放大部分調試大器電源的直流穩壓電源。首先，給NE5532加上+12V的電源，使之工作起來，用萬在輸入端輸入頻率為1KHz,幅度為300mV的正弦波，用示波器觀察輸出端的波形，可以看到輸出幅度為5.3V的正弦波，正弦波中包含了很多高頻干擾，這是由于周圍的干6.1.2濾波部分調試電源的直流穩壓電源。首先，給LM324加上+12V的電源，使之工作起來，用萬用表檢輸入1KHZ,300mv的正弦波信號，經過音頻放大電路放大后得到的1KHZ,5.3V的正弦減少輸入信號的頻率到10HZ,可以看到當頻率減到20HZ的時候，輸出信號的幅度逐漸變小，這表明高通濾波部分已實現其功能，濾掉小于20HZ的低頻干擾；然后慢慢增加減小，達到20KHZ,輸出信號幅度衰減到通帶內的幅度的75%,大于20KZ后，輸出幅度法承受這個電壓就會燒掉整塊FPGA芯片。在后面的畢業設計中發現，在用LM317的時輸出電壓隨溫度的變化而變化，所以換下可調電阻，用一個固定240Ω代替它，這樣就這部分調試是整個調試的主體，包括對有源晶振的調試，配置電路的調試。在MAX+PlusⅡ中寫一個小程序，選擇器件和鎖定引接PC機上的打印并行口和硬件電路板上的下載口，在配置即將結束的時候彈出配置失片的第二個引腳CONFING_DONE會跳回高電平，而硬件上的一直是低電平，經過了解，是應該在引腳上加一個1K的上拉電阻，這樣在配置結束后就會變成高電平。加上拉電阻后還是出現同樣的問題，查閱相關資料后知道，芯片的CE引腳是應該接地的，PS用示波器檢查配置時候的5個引腳的波形符合配置時序圖。這樣就解決了芯片無法配置將實現AD采樣的狀態機程序單獨寫成一個文件，選擇器件和鎖定引腳后，配置到丟失現象，導致AD無限期等待采樣開始信號CONV,而狀態機又無限期等待采樣結束信6.2聯機調試下載電纜。按照圖2.1中各模塊連接順序連接好整個采樣系統，分別接上±12V的