第三章邏輯門電路2024/4/2123.5TTL門電路參數2024/4/213電壓傳輸特性曲線：vo=f（vi）ABCDE（1）電壓傳輸特性2024/4/214（1）輸出高電平電壓VOH——在正邏輯體制中代表邏輯“1”的輸出電壓。VOH的理論值為3.6V，一般規定輸出高電壓的最小值VOH（min）=2.4V。（2）輸出低電平電壓VOL——在正邏輯體制中代表邏輯“0”的輸出電壓。VOL的理論值為0.3V，一般規定輸出低電壓的最大值VOL（max）=0.4V。(2)輸入和輸出的高、低電平2024/4/215（2）輸入和輸出的高、低電平（3）輸入低電平電壓VIL——反相器中是指輸出電壓下降到VOH（min）時對應的輸入電壓。即輸入為邏輯“0”的值，如VIL

=0.3V。一般規定VIL（max）=0.8V。（4）輸入高電平電壓VIH——反相器中是指輸出電壓下降到VOL（max）時對應的輸入電壓。即輸入為邏輯“1”的值，如VIH

=3.6V。一般規定VIH（min）=2V。2024/4/216（2）輸入和輸出的高、低電平（5）閾值電壓Vth——電壓傳輸特性的過渡區所對應的輸入電壓，即決定電路截止和導通的分界線，也是決定輸出高、低電壓的分界線。 轉折區中點對應的輸入電壓稱為閾值電壓或門檻電壓2024/4/217（3）直流噪聲容限低電平噪聲容限

VNL＝VIL(max)-VOL（max）＝0.8V-0.4V＝0.4V高電平噪聲容限

VNH＝VOH（min）-VIH(min)＝2.4V-2.0V＝0.4VTTL門電路的輸出高低電平不是一個值，而是一個范圍。同樣，它的輸入高低電平也有一個范圍，在保證輸出高、低電平基本不變的條件下，輸入電平的允許波動范圍稱為輸入端噪聲容限。2024/4/218（4）交流噪聲容限必須有足夠的變化幅度和作用時間（能量累積）才能使輸出狀態改變三極管的存儲效應導致的開關時間分布電容的充放電過程門電路對窄脈沖的噪聲容限——交流噪聲容限高于直流噪聲容限2024/4/219(5)扇入(fanin)與扇出(fanout)數扇入系數：電路的輸入端個數扇出系數：數字電路輸出驅動同類門電路的能力2024/4/2110一般規定IIL＜1.6mA輸入低電平電流IIL——是指當門電路的輸入端接低電平時，從門電路輸入端流入的電流，也稱灌電流扇入與扇出數——灌電流2024/4/2111扇入與扇出數——拉電流輸入高電平電流IIH——是指當門電路的輸入端接高電平時，流入輸入端的電流，也稱拉電流，主要原因:倒置放大效應：IIH=βiIB1

βi為倒置放大的電流放大系數IIH的數值比較小，一般規定：IIH＜40μA2024/4/2112

當負載門的個數增加，灌電流增大，會使T3過度飽和，輸出低電平升高。因此，把允許灌入輸出端的電流定義為輸出低電平電流IOL，一般規定IOL=8mA。由此可得出:NOL稱為輸出低電平時的扇出系數。扇出能力——灌電流工作當驅動門輸出低電平時，電流從負載門灌入驅動門2024/4/2113

NOH稱為輸出高電平時的扇出系數。一般規定:IOH=0.4mA。由此可得出：

拉電流增大時，RC4上的壓降增大，T4進入飽和狀態，失去射極跟隨功能，會使輸出高電平隨IOH增大而降低。因此，把允許拉出輸出端的電流定義為輸出高電平電流IOH。一般NOL≠NOH，常取兩者中的較小值作為門電路的扇出系數，用NO表示。扇出能力——拉電流工作當驅動門輸出高電平時，電流從驅動門拉出，流至負載門的輸入端。2024/4/2114（6）傳輸延遲時間輸出電壓波形比輸入信號滯后，波形的上升沿和下降沿也將變壞二極管和三極管的狀態轉換需要時間寄生電容的存在把輸出波形電壓由低電平跳變為高電平時的傳輸延遲時間記做tPLH把輸出波形電壓由高電平跳變為低電平時的傳輸延遲時間記做tPHLtPLH和tPHL都可以通過實驗方法測定2024/4/2115（7）功耗靜態功耗：電路沒有狀態轉換時的功耗空載導通（輸出為低電平）功耗PON空載截止（輸出為高電平）功耗POFF一般PON>POFF動態功耗狀態轉換的瞬間，尤其是輸出由低向高轉換時，T4和T3的交替并不完全理想，T4可能會在T3尚未完全截止前導通（why？），從而出現尖峰電流電路中容性負載的存在，由于電容的充放電過程將增加電路的功耗2024/4/2116容性負載引起的動態功耗2024/4/2117電容的動態功耗(電容消耗部分)WC電容的儲能，C=電容容量，V=電容兩端電壓，最終約等于VCCA對于交變的方波，則有教材P103

公式

2024/4/2118電容的動態功耗（整體功耗）功耗還應包括R和T4及二極管上的消耗所以整體功耗應該為：由此可以看到，充電過程中其它部分消耗的功率與電容上存儲的功率為1:1A2024/4/2119（8）延時-功耗積理想的數字電路，要求它最好延時很小同時功耗也很小，但實際上這兩者往往呈反比關系。延時-功耗積定義了一種綜合性指標DPPD為門電路的功耗2024/4/21203.6TTL電路的拓展2024/4/2121在工程實踐中，有時需要將不定個數門的輸出端并聯使用，以實現某種邏輯，比如與邏輯，稱為線與。當輸入端個數不確定的情況下，無法事先安排具有合適個數輸入端的與門。線與顧名思義，就是通過直接連線的方式實現邏輯與。2024/4/2122普通的TTL門電路進行線與可能會導致大電流產生，從而造成電路損壞2024/4/2123另外，普通的TTL電路輸出的高電平電壓值固定，無法滿足對輸出不同高低電平的特殊需要。為此，專門設計了一種可以進行線與的門電路——集電極開路門（OC）。2024/4/2124OC（OpenCollect）

集電極開路門電路2024/4/2125集電極開路門2024/4/2126OC門的應用（1）線與“線與”2024/4/2127OC門的應用（2）電平轉化通過改變上拉電壓改變輸出電平，如下圖：輸出的低電平仍然為0.3V輸出高電平變為10V2024/4/2128

輸出低電平最差情況時，一個TTL門電路輸出為低，其它為高，所有灌入電流進入一個TTL門電路。此時必須保證IOL<IOLmax，即：保證輸出電壓小于VOL（max）。RP不能太小。

外接上拉電阻RP的選擇電容的影響負載電容和離散電容的存在，RP過大會使RC時間常數增大，開關速度變慢。所以，在可能的情況下希望選取較小的RP。

兩者矛盾

輸出高電平最差情況時，所有TTL門電路輸出為高，所有拉電流流經RP，使RP壓降太大，有可能不能保證輸出電壓高于VOH（min）。所以，RP不能太大。2024/4/2129當輸出低電平時：

由：得：RP不能太小。RP為最小值時要保證輸出電壓為VOL（max）。OC門進行線與時，外接上拉電阻RP的選擇（P97）2024/4/2130當輸出高電平時：

RP不能太大，RP為最大值時要保證輸出電壓為VOH（min）

RP太大也會因分布電容的存在而影響OC門的開關速度得：VCC-VOH（min）=IIHRP（max）

由：OC門進行線與時，外接上拉電阻RP的選擇所以：RP（min）＜RP＜RP（max）m`=輸入端的個數2024/4/2131負載門數v.s.負載輸入端數2024/4/2132OC門總結OC門是普通TTL邏輯的集電極開路結構OC門必須選擇合適的上拉電阻OC門提供了簡單的方法使得多個TTL輸出可以接在一起OC門可以改變TTL輸出的邏輯“1”的電平值2024/4/2133三態門（Tri-stateLogicTSL）什么叫三態門：一個電路的輸出不僅有高電平和低電平，而且還有高阻狀態與外界隔離開。高阻態是指電路看起來像一個阻值非常高的電阻，既不向外輸出電流也不從外界吸收電流，對外界幾乎不產生影響。OC門如果沒有上拉電阻，當它輸出高電平時就相當于處在高阻態。但是OC門必須有上拉電阻存在，而且上拉電阻還不能太小，否則負載能力太差，所以不能簡單的當三態門使用。2024/4/2134三態門工作原理CS（ChipSelect）=1時T5倒置放大狀態T6飽和、T7截止其余與一般與非門相同CS=0時T5飽和、T6截止、T7飽和T4截止T2和T3截止驅動輸出L的T3與T4均截止，相當于斷開，既非高電平亦非低電平：三態●2024/4/2135三態門在計算機總線結構中有著廣泛的應用（a）組成單向總線——實現信號的分時單向傳送。（b）組成雙向總線，實現信號的分時雙向傳送。三態門的應用2024/4/2136數字邏輯值的幾種常用標記符號H= 邏輯1L= 邏輯0

X= 任意值，隨便1或0Z= 高阻2024/4/2137肖特基勢壘二極管（SBD）金屬材料可選鋁、金、鉬、鎳和鈦等，半導體常為硅（Si）或砷化鎵（GaAs）電子比空穴遷移率大，為獲得良好的頻率特性，故選用N型半導體材料為基片在金屬內部和半導體導帶相對應的分能級，電子密度小于半導體導帶的電子密度擴散電流與漂移電流達到動態平衡，在金屬與半導體之間形成一個接觸勢壘，即肖特基勢壘主要優點：由于肖特基勢壘高度低于PN結勢壘高度，故其正向導通門限電壓和正向壓降都比PN結二極管低（壓降在0.2-0.5V左右，典型值0.3V）由于SBD是一種多數載流子導電器件，不存在少數載流子積累引起的反向恢復問題。SBD的反向恢復時間只是肖特基勢壘電容的充、放電時間，完全不同于PN結二極管的反向恢復時間，開關速度非?？?，開關損耗也特別小2024/4/2138改進型TTL門電路——抗飽和TTL電路肖特基勢壘二極管（SBD）：金屬和半導體接觸組成單向導電性導通閾值比較低，約為0.2～0.5V導電機制是多數載流子，電荷存儲效應小，開關速度快抗飽和三極管：BJT的基極和集電極并聯SBD，制造工藝和普通TTL相容，無需增加工藝步驟SBD先于集電結導通，鉗制集電結正向壓降為0.4V左右分流BJT基極電流，減少飽和程度2024/4/2139肖特基TTL電路74S系列的幾點改進：采用抗飽和三極管電阻值減小一半左右輸出級采用了達林頓復合管結構輸入端加了保護二極管將Re2用“有源下拉電路”代替肖特基TTL電路的缺點：減小電阻功耗加大T3導通時脫離深度飽和狀態，導致輸出低電平略升高到0.4-0.5V左右+VV12312312313123123e5Tc4CCoTR34c2RT512CATBTRb1RT6Rb6c6R2024/4/2140TTL集成邏輯門電路系列簡介74系列——為TTL集成電路的早期產品，屬中速TTL器件74L系列——為低功耗TTL系列，LowPowerTTL，簡稱LTTL系列74H系列——為高速TTL系列，HighSpeedTTL，簡稱：HTTL系列74S系列——為肖特基TTL系列，進一步提高了速度，Schot