第5章存儲器

5.1存儲器的分類

5.2隨機存取存儲器RAM

5.3只讀存儲器ROM

5.4Cache和SBSRAM5.5內存條和EDODRAM、SDRAM、RDRAM

5.6存儲器與8086/8088CPU之間的連接5.7存儲器與80386/80486和PentiumCPU之間的連接

5.8存儲器容量與地址編號之間的關系5.1存儲器的分類5.1.1幾種不同的分類方法

1．按層次結構劃分為了緩解對存儲器3個要求之間的矛盾，當代微機廣泛采用CPU內部寄存器－高速緩沖存儲器Cache－主存儲器(內存條)－外存(輔助存儲器)4級結構，如圖5-1所示。Cache容量小，一般為幾百KB～幾MB，集成在CPU內。主存儲器(內存條)容量較大，當前一般為16～512MB，用SDRAM、DDRSDRAM、RDRAM等組成。外存容量大，如40GB硬盤，用磁介質做成。Cache和主存又統稱為內存。圖5-1存儲器的層次結構

2．按存儲介質劃分按存儲介質，存儲器可劃分為半導體存儲器、磁介質存儲器等。磁介質存儲器又可分為磁表面存儲器(包括軟盤、硬盤、磁盤、磁鼓)、磁芯存儲器等。

3．按功能劃分

內存可分為隨機存取存儲器RAM(RandomAccessMemory)和只讀存儲器ROM(ReadOnlyMemory)兩類。每一類又分為若干種，如圖5-2所示。圖5-2內部存儲器的分類

外存可分為順序存取存儲器SAM(SequentialAccessMemory)和直接存取存儲器DAM(DirectAccessMemory)兩類。SAM的操作是將信息以文件的形式按先后次序存放。讀/寫不同地址的存儲單元內容，所需的時間不同。磁帶的讀取就屬于SAM方式，容量雖大，價格也低，但速度太慢。DAM的操作特征是讀/寫數據代碼時，先確定存儲器中的一個小區，如磁盤上的一個磁道，然后在這個磁道上順序搜索，直到目標地址。存取不同地址單元的內容，所用的時間也不一樣。磁盤的讀取就屬于DAM方式。5.1.2RAM的操作特點隨機存取存儲器RAM又叫讀寫存儲器，其操作特點為：

(1)CPU對RAM中的每一單元能讀出又能寫入。

(2)讀/寫過程先尋找存儲單元的地址再讀/寫內容。

(3)讀/寫時間與存儲單元的物理地址無關。

(4)失電后信息丟失。現已開發出帶電池芯片的RAM，稱為非易失性RAM(NVRAM)，做到失電后信息不丟失。

(5)作Cache和主存用。

制造RAM的半導體器件按工藝不同有雙極型和MOS型之分。雙極型元件因集電極電流過大導致功耗大、與高集成度相矛盾而被棄用?，F在普遍使用的是MOS器件，其優點是柵流為零且漏極電流小，便于高度集成化。MOS型RAM又分為靜態RAM(StaticRAM，簡稱SRAM)和動態RAM(DynamicRAM)兩種，前者一般作Cache用，后者一般作主存用。組成SRAM的基本存儲電路為六管MOS雙穩態觸發器電路，集成度低，功耗較大，讀出是非破壞性的。組成DRAM的基本存儲電路為一個MOS管和一個電容，集成度高，功耗小，讀出是破壞性的，因為讀出時電容上的電荷將流至信號線。即使不讀出，電容上的電荷也會在10-3～10-6s后自動泄漏，從而引起二進制信息的變化。為此，DRAM必須刷新。所謂“刷新”，是指給那些有電荷的電容定期補充電荷，維持電容內存放的二進制數不變(通常設電容上有電荷代表0，無電荷代表1)。刷新需要刷新電路，對刷新電路的基本要求是：讀出信息時要刷新；不讀出信息為防泄漏也需要刷新；對有電荷的電容才能補充電荷；對無電荷的電容不能補充電荷。典型值為10-3s刷新一遍。5.1.3ROM的操作特點只讀存儲器ROM的操作特點如下：

(1)ROM中存放的信息在制造時或使用前就已經寫入，使用時不能改變。

(2)使用時只能讀出不能寫入，讀出時先尋找存儲單元地址再讀內容。

(3)失電時存儲信息不會丟失，因此用于存放固定不變的程序，如微機的監控管理程序、匯編程序、各種常數函數表等。ROM通常使用MOS工藝集成。按操作功能不同又可分為掩膜ROM(MaskProgramROM)、可編程只讀存儲器(ProgramableROM)、光可擦除可編程存儲器EPROM(ErasableProgramableROM)、電可擦除可編程存儲器E2PROM(ElectricallyErasablePROM)、閃速存儲器FlashMemory。掩膜ROM由生產廠家按照事先設計好的線路生產，制成后只能讀不能寫，適于批量生產，成本低，用途固定，不適于研究開發。PROM由生產廠家生產但不寫入任何信息，由用戶根據自己的設計寫入，每個PROM芯片只能寫一次，寫入后不能更改。EPROM是一種用戶能夠根據自己的需要寫入，又能把寫入的內容擦除進行改寫，且能多次改寫的只讀存儲器，擦除的方法是用紫外線光照5～15分鐘。由于擦除需一定條件，因此寫好后作ROM使用。E2PROM使用電擦除，只要在不同的引腳加不同的電壓就可以實現全片或字節的擦除與重寫，且能在線進行，因此它可以作非易失性RAM使用，比EPROM方便得多，但其價高、集成度不如EPROM。FlashMemory是一種可取代E2PROM的快速電擦除非易失性ROM，且可作非易失性RAM使用。它的結構和E2PROM相同，但擦除和寫入速度極快，整體擦除約需1s，而E2PROM需15～20min。編程寫入時，以FlashMemory28F256(32KB×8)為例，整個芯片編程只需0.5s，且擦除次數可達10萬次。5.2隨機存取存儲器RAM5.2.1SRAM1．六管靜態存儲電路

SRAM的基本電路采用六管靜態存儲電路，如圖5-3所示。每個電路用雙穩態觸發器的兩個狀態存儲一位二進制數。其中反相器T1、T2組成相互交叉連接的雙穩態觸發器。若T1截止T2導通，則有A＝1且B＝0；若T1導通T2截止，則有A＝0且B＝1。T3、T4分別是T1、T2的負載，T5、T6、T7、T8是控制管。圖5-3六管靜態存儲電路

基本單元有兩條選擇線。當行選X＝1且列選Y＝1時，T5、T6、T7、T8導通，則I/O＝D＝A，I/O＝D＝B。由A和B反相得知，I/O和I/O也是反相的，這時就可以進行讀/寫。如果用反相器將I/O和端相連，則存儲電路對外有3條引線：數據線I/O、行選擇線X和列選擇線Y。當寫入時，寫入信號自I/O端進入，例如要寫入“1”，則I/O為“1”，I/O為“0”，當X＝1且Y＝1時，I/O和A相連使A＝1，I/O和B相連使B＝0，無論雙穩態觸發器原來為什么狀態，都會強迫T1截止、T2導通。當“1”已經寫入雙穩態觸發器后，如果去掉選擇線，例如使X＝0，則T5

、T6

截止而將I/O、與A、B斷開；

或者使Y＝0，則T7

、T8截止而將I/O、I/O與A、B斷開。觸發器雖然與外界數據線斷開了，但因雙穩態觸發器狀態不變，“1”信號被保存。當有新的信號寫入時，才會隨新的信號變化。要把信息讀出，同時要使X＝Y＝1，則要T7、T8全部導通，A、B分別與I/O、I/O相連，存儲電路的狀態信號送至I/O和I/O線上。讀出時可在I/O和I/O端接一個差動放大器，由電流流動的實際方向判定輸出信息是“0”還是“1”；也可以用I/O上有無電流來判斷是“0”還是“1”。雙穩態觸發器的存在使讀出是非破壞性的。2．SRAM的矩陣結構

1)存儲體和地址譯碼器現以存儲容量為1K×1位SRAM為例，結構圖如圖5-4所示。它有1024個基本電路，排列成32×32的矩陣。行線32條，編號為X0～X31，由行地址線5條(編號A0～A4)經地址譯碼器選擇；列線32條，編號為Y0～Y31，由列地址線5條(編號A5～A9)經地址譯碼器選擇。當A0～A9上出現一組二進制數時，將有一個存儲單元被選中。圖5-41K×1位靜態RAM結構圖X線5/32地址譯碼器輸出32根行選擇線，每一根行選擇線掛有32個基本電路的行選擇端。當輸入有A4～A0的一組5位二進制數時，譯碼器有1根輸出線為1，其余為0。輸出的這根行線用來給該行的32個基本電路提供X＝1的行選信號。與此同時，Y線5/32地址譯碼器也有類似的動作。32根列選擇線Y0～Y31中的每一根掛有32個基本電路的列選擇端。當輸入有A9～A5的一組5位二進制數時，列線譯碼器有1根輸出線為1，其余為0。輸出的這根列線給該列的32個基本電路提供Y＝1的列選信號。只有行選X＝1和列選Y＝1的那個基本電路被選中，該電路雙穩態觸發器的輸出端才和I/O接通，其余所有基本電路的輸出都與I/O斷開。例如，若存儲器輸入地址信號為0000110000B，則因A4～A0＝10000B，故有X0＝X1＝…＝X30＝0，X31＝1；因A9～A5＝00001B，故有Y0＝Y2＝Y3＝…＝Y31＝0，Y1＝1。位于X31和Y1交叉處的基本電路被選中，能夠進行讀/寫操作。圖5-51K×1SRAM

如果要組成8位字長的存儲體，例如2K×8位，則也使用矩陣排法。它的16384個基本電路排成128×128的矩陣，11條地址線分成行選7條、列選4條。行線地址譯碼器輸出128條，選擇X0～X127中的1行；列線地址譯碼器輸出16線，選擇Y0～Y15中的1列。列按8位分組，每一行的128個基本電路被分成16組，每組8個基本電路。當有1列被選中有效時，該列128×8個基本電路的列端Y均為1。當11位地址信息出現在譯碼器輸出端時，行選擇線和列選擇線同時為1的8個基本電路被選中。每個基本電路有1條數據線，共有8條數據線能和外界交換數據。圖5-6畫出了2?K字×8位/字的存儲器電路圖。

采用矩陣排法的譯碼器是一種行/列雙譯碼結構，其優點是可以節省譯碼和驅動電路，32行×32列的地址譯碼輸出線僅32＋32＝64根。存儲體還有一種排法為直接排法。采用直接排法必然采用單譯碼電路，如圖5-7所示。當只使用1個譯碼器時，地址譯碼輸出線將有1024根，每根輸出線代表1只驅動管，可見存儲體普遍采用矩陣結構。但是在電路中畫出存儲器時，常畫成較直觀的直接排列。圖5-62K×8SRAM圖5-71K×1SRAM直接排法圖5-8譯出X0的或非門電路2)I/O緩沖和控制門電路圖5-9I/O緩沖和控制門3．SRAM實例

SRAM的種類很多，主要有Intel21、61、64等系列，區別在于組織結構和密度。按數據線劃分，有1位、4位和8位之分。64K位SRAM就有64K×1、64×4、64K×8三種標準結構。系統設計中用得較多的是8位芯片，如2KB(2128，6116)、4KB(6132，6232)、8KB(6164，6264，3264，7164)、32KB(61256，71256，5C256)、64KB(64C512，74512)等，它們的引腳如圖5-10所示。圖5-102KB、4KB、8KBSRAM引腳圖Intel2114是一片1K×4位的SRAM芯片，它的引腳和內部結構如圖5-11所示。存儲體上共有4096個6管雙穩態觸發器，排成64×64陣。10根地址線中的6根A3～A8用于行選，產生64條行選線；另外4根A0～A2、A9用于列選，產生16條列選線。每根列選線控制一組4位，一起進行讀/寫操作。控制線有2條：CS和WE。WE＝0時選中本芯片。＝0時寫有效；WE＝1時讀有效。數據線有4根，一組4位的每一位有1根。所有組的I/O0、I/O1、I/O2、I/O3分別連在一起，共連成4路I/O電路并接入4路I/O三態門，引出4條I/O線(D0～D3)與外部數據總線相連。圖5-11Intel2114引腳和結構Intel6116是2?KBCMOSSRAM存儲芯片，24引腳雙列直插封裝，其內部結構和邏輯符號如圖5-12所示。內部存儲體為128×128矩陣結構(因2?KB＝128×128位)。地址線有11根，即A0～A10，其中行地址線7根，列地址線4根，每根列地址線控制一組8位一起進行讀/寫操作。各組的8位形成8路I/O電路并引出8根數據線I/O0～I/O7。I/O緩沖和控制電路受CE(芯片允許，低電平有效)、WE(低電平寫有效，高電平讀有效)、OE(輸出允許，低電平有效)的控制。每次讀/寫都能完成8位二進制信息的操作。圖5-12Intel6116芯片結構及邏輯符號5.2.2DRAM1．單管動態存儲電路單管動態存儲電路如圖5-13所示，由一個電容C和一個管子T1組成，有1條字選線、1條數據線，數據線上存在著分布電容CD。圖5-13單管動態存儲電路

寫入過程為：字選線為1，T1導通，寫入信號從數據線經T1存入C；讀出過程為：字選線為1，T1導通，電荷C上的電荷經T1流入數據線，只要在數據線上設置讀出放大器就能可靠地獲得存儲信息。集成時要把電容C做得比分布電容CD小，這樣可以節省面積。2．DRAM的刷新結構現以Intel2164A為例說明DRAM的內部結構。該芯片存儲容量64K×1位，內有65?536個單管動態基本電路，為便于刷新，劃分成4個128×128位的存儲矩陣。其內部結構圖如圖5-14所示。芯片采用16腳雙列直插封裝，和其它許多集成電路芯片比，引腳較少。圖5-15是引腳、邏輯符號和地址分時輸入示意圖。圖5-14Inetl2164A內部結構圖5-15Inetl2164A引腳、邏輯符號和地址分時輸入16條地址線被分成行地址和列地址兩部分，每一部分8條。芯片的地址引線只有8條，分別設有行地址和列地址鎖存器，通過多路開關的轉換，由行地址選通信號RAS(RowAddressStrobe)把8條地址線上先出現的地址送至行地址鎖存器；再由列地址選通信號CAS(ColumnAddressStrobe)把8條地址線上后出現的地址送至列地址鎖存器。顯然，為了從8條地址線上獲得16位地址信息，行列地址選通和行列地址信息要同步。若RAS＝0、CAS＝1，則A0～A7上地址信息經行譯碼鎖存為A0～A7信號；若RAS＝1、CAS＝0，則A0～A7上地址信息經列譯碼鎖存為A8～A15信號；RAS和CAS不能同時為0。

芯片內部的4個128×128位矩陣被兩個列譯碼器分開，每邊各2個128×128位矩陣。行、列地址的最高位A7和A15用于選擇4個矩陣中的1個。余下的7位地址A0～A6經譯碼后產生128個行選擇信號，用于選擇128×128位矩陣中的1行。由于每個128×128位矩陣都有1個自己的讀出放大器，因此被選中的1行中，128個基本電路中存放的信息都會被選送到128個讀出放大器中，在那里進行鑒別、鎖存或刷新。鎖存在行地址鎖存器中的7位行地址會同時加到4個矩陣上，即每個矩陣都有1行被選中，每次總共可以選中4行。刷新也使用A0～A6，每次有4個128×128位矩陣的1行被選中，可選中4行。

鎖存在列地址鎖存器中的7位列地址A14～A8用于在128×128位矩陣中選中1列。和行地址相交，將有4個單元選中。經過1/4I/O門電路選中1個單元，這個單元就用于讀/寫。1/4I/O門電路同樣受A15和A7的控制。數據輸入線DIN和數據輸出線DOUT分開設置，有鎖存功能，由WE信號端控制。WE＝0時寫有效，數據從DIN輸入；WE＝1時讀有效，數據從DOUT輸出。WE是該芯片惟一的控制端，沒有片選信號端。表5-1Intel2164A的引腳3．刷新過程半導體材料受溫度的影響很大。當溫度升高時，電容上的漏電更為嚴重，比如溫度每升高10℃，漏電流將增加1倍。電容上的電荷能夠維持的時間大約為2ms，因此必須在2ms內把所有基本電路刷新一遍，給那些原來有電荷的電容及時充電。刷新過程有兩個明顯的特征：其一是刷新總線周期與寫總線周期相同，只是存儲器不再和數據總線相連；其二是刷新按行進行，1個刷新總線周期內刷新1行，全部刷完128×128位矩陣結構的存儲體需128次。

Intel2164ADRAM內部采用了4個128×128位矩陣結構，在使用行地址A0～A6時，4個128×128位矩陣中的某1行同時被選中，因此2164A也只需要刷新128次就可刷完，同采用1個128×128位矩陣的存儲器刷新次數完全相同。1K×1位DRAM芯片內部存儲體采用32×32位矩陣結構，使用5條地址線進行寫操作與刷新操作。5位行地址出現的時候，可以選中1行。全部刷完需32次。存儲器通常由多片存儲芯片連接組成，例如使用1K×1位DRAM芯片組成4K×8位存儲器，需芯片32片。為了實現8位二進制數的存取，通常將芯片分成4組，每組8片。存儲器12條地址線中的A11和A10用于選擇4組中的1組，片內地址A9～A0和R/W控制信號完成對8個基本電路的讀/寫操作。刷新命令將4組全部選中，片內5位行地址信號將選中32×32位矩陣中的1行。因此整個存儲器的刷新次數與單個芯片的刷新次數相同，在2ms內刷新32次。

DRAM的刷新方式有定時集中刷新、分散刷新兩種。

定期實施刷新的方式稱為定時集中刷新。這種方式的特點是把一個刷新間隔(如2ms)分做兩段使用，第1段時間用于讀/寫操作，第2段時間(如8～20μs)專門用于對所有基本存儲電路刷新。對刷新間隔的要求是把信息保存在允許的時間范圍內不能發生變化。由于CPU執行讀/寫周期時不刷新，執行刷新周期時不讀/寫，因此這種刷新方式存在的問題是CPU等待刷新而不能讀/寫的時間過長，直接影響了系統工作速度。例如64×64位矩陣，刷新間隔為2ms，讀/寫周期為0.4μs，共有5000個周期。其中刷新周期64個，需時25.6μs；讀/寫周期4936個，需時1975.4μs。CPU將在25.6μs內不能進行讀/寫操作，浪費了CPU的時間。集中刷新如圖5-16(a)所示。

分散刷新如圖5-16(b)所示。它避免了集中一段時間專門刷新操作，把刷新操作分散在讀/寫周期后進行。執行1次讀/寫周期刷新1次。如果1個讀/寫周期為0.4μs，1個刷新周期也為0.4μs，那么刷新間隔僅0.8μs，對于64×64位矩陣，只需51.2μs就可以刷64行，即將整個存儲體刷新一遍。這種方式的缺點是在2?ms內頻繁地對存儲器進行了多次刷新。圖5-16(c)是另一種分散刷新方式，它把刷新周期安排在存儲器讀/寫周期內，安排在訪問存儲器總線空閑的時候進行。當CPU訪問存儲單元和刷新存儲單元發生沖突的時候，刷新理應有較高的優先級，否則不及時刷新，訪問將發生錯誤。刷新控制器用于解決它們之間的競爭，解決的方法有3種，如圖5-17所示。圖5-16集中刷新和分散刷新

圖5-17刷新方法

(a)非同步刷新方法；(b)同步刷新方法；(c)半同步刷新方法(1)非同步刷新方法：刷新操作和訪問存儲器操作是相互獨立的兩件事，彼此無關。刷新控制器用于在兩個要求同時出現時，優先安排刷新。為此，讀/寫周期需要的時間將延長。

(2)同步刷新方法：在每一個指令周期中，利用CPU不訪問存儲器的時間間隔內刷新，從而去掉了專門用于刷新的時間，有利于提高存取速度，線路也較為簡單，使用較多。

(3)半同步刷新方法：利用時鐘脈沖上升沿同步處理CPU的讀/寫操作，在下降沿同步定時刷新。5.3只讀存儲器ROM5.3.1掩膜ROM

掩膜ROM由生產廠家按照預定的設計內容制造，可以使用二極管、雙極型晶體管或MOS管構成，工作原理相同。圖5-18給出了一個行列復合譯碼的16×1位ROM結構，對于一組A0～A3的地址輸入，最終只有1根行線、1根列線有效，它們相交處如果制造有MOS管，則從數據線輸出“0”，否則輸出“1”。行地址譯碼器輸出用作字選線，列地址譯碼器輸出用作控制三態門。片選信號用作三態門控制端。圖中按16個1位字0101001111101000設計制造。使用8個16×1位陣列，能形成16×8位ROM。地址線并聯連接，依舊為4根；數據線單獨引出，形成8根D0～D7；片選連在一起，形成1條端。圖5-1816×1位ROM5.3.2EPROM

上世紀70年代初期開發出的EPROM存儲芯片，集成度高、價格低廉、可由用戶改寫，適于研究工作中使用。它的一種基本存儲電路如圖5-19所示。從結構圖看，和P溝通增強型MOS管相比，在源極和漏極之間是一個由多晶硅生成的浮空柵極。二進制數的存放規則是浮空柵極上無電荷代表“1”(或“0”)；浮空柵極上有電荷代表“0”(或“1”)。生產廠家制造時，浮空多晶硅柵上全無電荷，預示著全為1(或0)。用戶使用前要先寫入。寫入方法是：寫0(或1)時在漏源兩極間加編程電壓25?V和寬度50?ms的編程脈沖，硅柵上積累電荷變成0(或1)；寫1(或0)時不加編程電壓，保持原出廠狀態不變。圖5-19EPROM基本存儲電路EPROM存儲芯片上方有1個石英玻璃窗口用于受光照擦除。當紫外線通過窗口照到浮空多晶硅柵時，被絕緣的硅柵電荷將變成光電流泄漏掉，又回到原始狀態可以重新被寫。擦除過程和紫外線強度有密切關系，如果是日常陽光照射或熒光燈照射，浮空柵上的電荷泄漏約需3年。在強烈陽光的直射下，可持續將近一個星期。倘若使用2537A紫外線燈(功率12?000?μW/cm2)，接近窗口直射Intel2716這一類EPROM，約20分鐘左右就可以擦除完。為防止泄漏丟失數據，不擦除時應當在照射窗口處貼上不透光的保護膜。

Intel2716是一個2KB的EPROM芯片，使用NMOS工藝制成，24腳雙列直插封裝，規則電源＋5V，編程電源＋25V。其內部結構、引腳如圖5-20所示。圖5-20Intel2716內部結構與引腳24條引腳分配如下：地址線11條，A0～A10，用于尋址片內2KB存儲單元。7條用于行譯碼，選擇128行中的1行；4條用于列譯碼，選擇16組中的1組，每組有8位同時被讀出。數據線8條，O0～O7，讀出時用作輸出線，編程時用作輸入線。邏輯符號中畫成單向總線，信息流向向外?？刂凭€5條，分別為輸出允許OE、芯片允許CE、工作電壓VCC(＋5V)、編程電源VPP、地GND。表5-22716的工作方式圖5-21Intel27系列EPROM引腳排列5.3.3E2PROM

組成E2PROM的基本存儲電路和EPROM的基本存儲電路類似，不同的是E2PROM的漏極上增加了1只隧道二極管，在外電場作用下，能夠使浮空柵上的電荷流向漏極，實現擦除；反之也可以將電荷充進浮空柵。由于浮空多晶硅柵累積和泄放電荷的方法不同，因此存儲體操作上的顯著差別是E2PROM可以以字節為單位或以整片為單位在線改寫。

常見的E2PROM芯片有Intel公司的2816、2816A、2817、2817A和2864A等，其部分性能如表5-3所示。這些芯片的一些共同應用特征如下：

(1)工作電壓和擦除電壓均為＋5V。

(2)編程寫入時自動先擦除，不需要單獨設置擦除操作，因而硬件電路無特殊要求。

(3)引腳信號與RAM、EPROM兼容，能方便地在不同種類存儲器之間傳送數據。(4)E2PROM既可以像EPROM那樣作程序存儲器使用，也可以像RAM那樣作數據存儲器使用。作為程序存儲器，允許按程序存儲器連接方法編址；作為數據存儲器，允許按數據存儲器連接方式或I/O端口編址；

(5)編程寫入(含擦除)時間為ms級，讀出時間僅為ns級。在實際操作中要保證有足夠長的寫入時間。表5-3常用E2PROM的部分性能圖5-222816A/2817A的引腳表5-42816A/2817A引腳功能表5-52816A的工作方式表5-62817A的工作方式2816/2816A在引腳上與2716/6116兼容，引腳數為24腳。2816在單一＋5?V電源下邊擦除邊寫入，由于寫入時間較長，既可以在6116RAM插座上用數據傳送方式寫入，又可以在2716EPROM的編程器插座上用寫入2716的方式寫入。寫完后可直接取代2716EPROM。Intel2864A是8K×8位E2PROM芯片，讀出時間為200～350ns，字節編程寫入時間為10～20ns，維持電流為60mA。其引腳圖和操作方式分別如圖5-23和表5-7所示。Intel2864A使用28腳雙列直插封裝，有地址線13條、數據線8條、控制線及電源線5條、2條空腳。圖5-23Intel2864A的引腳表5-72864A的操作方式13條地址線A0～A12用于選擇8K字中一個存儲單元。8條數據線I/O0～I/O7在CPU正常操作中用作讀出字節數據；在編程寫入時用作傳送要寫入存儲單元的數據。3條控制線的編碼決定了2864A的4種操作方式。當片選信號CE為高電平時，無論OE和WE是什么電平，芯片都將與外電路斷開，I/O0～I/O7呈高阻狀態，芯片處于“維持不變”的狀態。

當CE和OE都為低電平有效時，若WE高電平，則CPU處于“讀出”操作或“數據查詢”操作，8位二進制代碼從I/O0～I/O7送至CPU的數據總線，讓CPU讀出數據。“讀出”是指CPU在讀操作指令指揮下，從存儲單元之中取出數據并送往CPU內部寄存器的全過程?！皵祿樵儭币彩且环N讀方式，和“讀出”不同的是：它用軟件程序檢查寫入操作過程中的“頁存儲”周期是否已經完成。兩種不同的“讀”方式用不同指令區分開。當CE和WE都為低電平有效時，如果OE為高電平，則芯片處于寫入方式。寫入方式分為字節寫入和頁面寫入兩種?！白止潓懭搿睍r以字節為單位編程寫入，“頁面寫入”時以頁為單位進行。5.3.4FlashMemoryFlash存儲器是Intel公司上世紀80年代末期推出的一種新型存儲器，整體電擦除時間約為1?s，每字節編程寫入速度為10～100μs，比EPROM快一個數量級，比E2PROM快3個數量級(E2PROM整體擦除約需15～20分鐘)，擦除次數可達10萬次，形成Flash存儲器的CMOS器件功耗低，最大工作電流為30?mA。其在工作中具有極強的抗干擾能力，甚至允許電源發生10％的波動。Flash存儲器的基本存儲電路由一只CMOS管構成，如圖5-24所示。依舊使用浮空柵極FG上有無電荷代表0和1。柵極為字線，漏極為位線，源極為源線。擦除原理為：在字線柵極上加高電平，源、漏之間形成導電溝道，浮空柵極上有感應電荷，這種穩定狀態代表0或1；如果字線柵極上無高電平，源、漏間沒有導電溝道，浮空柵極上無感應電荷，這種穩定狀態代表1或0。狀態轉換過程十分簡單，如果有導電溝道存在，則浮空柵極上有感應電荷，這時只需撤走源、漏之間電壓，而在源柵之間加一正向電壓，導電溝道即消失，浮空柵上的感應電荷也消失。據測定，正常使用情況下，浮空柵上編程的電荷可以保持100年而不丟失。

表5-8列出了Flash存儲器與DRAM之間的對比，除讀取速度略低于DRAM外，Flash其余各項指標均優于DRAM。常用的Flash存儲器有28F256?(32K×8)、28F512?(64K×8)、28F010?(128K×8)、28F020?(256K×8)、28F004?(4M位)、28F008?(8M位)、28F016?(16M位)、28F032?(32M位)等。使用時帶電插拔、即插即用，十分方便。運行環境僅為Windows98/ME/2000/XP以及Linux2.4操作系統，符合USB1.1標準。圖5-24Flash基本存儲電路表5-8Flash與DRAM比較5.4Cache和SBSRAM80486已把Cache集成在CPU內。Pentium機開始使用2級Cache。第1級由SRAM集成在CPU內，能和CPU內部寄存器有幾乎相同的存取速度；第2級在CPU外，通常使用SBSRAM組成。SBSRAM是同步突發靜態隨機存儲器的簡稱。它的基本存儲電路、存儲體矩陣結構、地址譯碼電路都和普通SRAM相同。此外，它增加了同步突發控制邏輯、片內地址計數器、總線控制邏輯等功能電路。其內部結構如圖5-25所示。圖5-25SBSRAM內部結構SBSRAM由5個功能部件組成，它們是：

(1)存儲體、地址譯碼和數據I/O部件，其中存儲體用于存放代碼，地址譯碼電路用于選擇存儲單元，數據I/O用于傳送并緩沖出入存儲單元的數據；

(2)片內地址寄存器用于接收并暫存CPU地址總線上的地址信號，送往地址譯碼器；

(3)2位突發地址計數器，用于統計突發地址的次數，可記錄4次；

(4)同步突發控制邏輯，在輸入時鐘脈沖的統一指揮下，產生自動定時同步信號，選擇突發模式(是線性突發還是交替突發)，啟動突發周期，在芯片內產生連續的突發地址；(5)總線控制邏輯，完成與CPU三總線的連接控制，選擇寫入方式(按字節寫入還是總線全寬寫入)，從地址總線上輸入同步地址。

SBSRAM之所以能夠高速存取，是因為它采用了時鐘脈沖統一指揮下的、能記錄4次突發的2級流水線結構。普通RAM地址信號出現在地址總線上、尋址存儲單元、對存儲單元實施讀/寫操作是一個串行順序依次執行的過程。而SBSRAM的各功能部件能并行工作，從而大大加快了數據的存取。

SBSRAM通常采用100腳的TQFP封裝，使用3個片選信號，便于擴展。以存儲容量為256K×18位的存儲芯片為例，地址線有18條(A0～A17)，數據線也有18條(I/O0～I/O17)。5.5內存條和EDODRAM、SDRAM、RDRAM圖5-26普通DRAM讀操作周期時序圖圖5-27EDODRAM讀操作周期時序圖SDRAM的內部結構有3個明顯的特征：

(1)普通DRAM的讀/寫操作依次異步進行：CPU輸出地址信息和控制信息，行地址譯碼鎖存，列地址譯碼鎖存，選中存儲單元，讀/寫數據緩沖并進入數據總線，完成讀/寫。而SDRAM的讀/寫操作雖然也離不開上述步驟，但它的各項動作均受系統時鐘的控制，在同步時鐘脈沖的指揮下實現并行操作。

(2)每一種SDRAM芯片內部有若干組完全相同的存儲體，如日立公司產的SDRAM就含有4組×2MB/組的存儲體，4組存儲體能夠同時或者獨立操作，各組之間既可串行也可交替操作。

(3)該芯片支持自動刷新和自我刷新兩種刷新方式，刷新時間為64ms，共需4096個刷新周期。其內部結構如圖5-28所示。圖5-284組SDRAMRDRAM是突發存取的高速動態隨機存儲器RambusDRAM的簡稱，它是繼SDRAM之后存取速度更高的新型存儲器，由美國Rambus公司開發，其內部結構和對外接口都和DRAM完全不同。目前RDRAM的芯片容量一般為64MB/72MB或128MB/144MB。其存取速度高的原因是在結構上采取了獨立的控制總線和數據總線對行/列進行單獨控制，使總線利用率達95％以上。RDRAM數據傳輸率可達1.6GBaud(波特)，帶寬極大。而它對工作環境的要求較低，整個芯片甚至于可以在2.5V的低壓環境下工作。

當代微機的內存配置已從早期的640KB發展到256MB/512MB。大容量的單片存儲芯片已廣為使用。為了安裝維護方便，系統主板上相應都配置有專用于插入內存的插座，內存也只需做成條形盲插在插座上就能使用。一般的奔騰機配有72線或168線插座，前者可用于插入EDODRAM內存條，后者可用于插入SDAM或EDODRAM內存條，并且帶有USB1.1接口，用于帶電插取FlashMemory。5.6存儲器與8086/8088CPU之間的連接

在微型計算機中，存儲器是由1片或幾片存儲器芯片組成的。生產廠家提供給用戶的是不同容量的RAM或ROM芯片，要正確地把它們和CPU連接，才能構成一個微機整體。存儲器和CPU的連接表現為三組總線的正確連接，現分別敘述如下：

(1)地址線的連接。CPU的地址線通常多于存儲器芯片的地址線數，多余的CPU地址線要經過地址譯碼器產生芯片選擇信號，把組成1個存儲器的多個芯片區分開，同時也把RAM和ROM區分開，讓它們各自有自己的地址空間。為此，需要將芯片事先分組，每組所有芯片的片選信號輸入端CS(或CE)要連成1根線，接選片地址譯碼器的1條輸出。這樣CPU在進行存儲器操作時，通過地址信號可以把1組的所有芯片同時選中。

片選地址譯碼器的譯碼方法有3種，分別是全譯碼法、部分譯碼法和線選法。不同的譯碼法使得存儲器芯片有不同的地址空間。使用全譯碼法，每個存儲單元的地址是惟一的；使用部分譯碼法和線選法，將給存儲芯片帶來地址重疊區。

(2)數據線的連接。當芯片的數據線和CPU的數據線相同時，所有芯片的數據線全部一對一地掛在CPU的數據總線上；如果芯片的數據線少于CPU的數據線，則每組的芯片數據線要分別接CPU數據線的高位或低位。(3)控制線的連接。CPU對存儲器的存取操作，一般要使用以下幾根控制線：M/(對8086)、、、READY等，它們按照控制的實際要求接到存儲器的相應位置。存儲器的控制輸入線，除片選信號CS(或CE)接片選地址譯碼器輸出外，其余常和CPU的控制線直接相連或接地。5.6.1存儲器與8088CPU之間的連接

1．片選地址譯碼方法

【例5-1】使用16K×8位ROM芯片組成64K×8位存儲器，CPU使用8088。解

(1)組成存儲器需要芯片數＝存儲器容量/芯片容量＝64K×8/16K×8＝4片。

(2)芯片分組數＝存儲器存儲單元數/芯片存儲單元數＝64K/16K＝4組，共有4條接片選地址譯碼器輸出。

(3)每組芯片數＝存儲器每單元位數/芯片每單元位數＝8/8＝1片/組，每組1個芯片的數據線接CPU的數據線。(4)三組總線接法。數據線、控制線對接。對地址總線，由于CPU的地址線多于存儲芯片和存儲器的地址線，因此多余的地址線接片選地址譯碼器，有三種不同的處理方法。①全譯碼法。CPU的20根地址線中A0～A13接芯片，A14～A19接片選地址譯碼器輸入，如表5-9所示。片選地址譯碼器為6∶64的譯碼器，從譯碼器輸出的64根線中取出4根接4個CS，有很多種選取方法，需要看內存空間的地址分配。如果要求64KB存儲器位于1MB空間的地址范圍為10000H～1FFFFH，則地址分配如表5-10所示。表5-9三組總線連接(全譯碼法)表5-10存儲器地址空間分配

對芯片1，因芯片選擇A19A18…A14＝000100B＝4，所以該片CS接Y4。同理，芯片2、3、4的分別接。存儲器與CPU的連接如圖5-29所示。這種地址譯碼方法稱為全譯碼法，特征是CPU所有地址線A0～A19都參加譯碼，其中A0～A13用于芯片片內存儲單元的行列地址譯碼，A14～A19用于片外地址譯碼。顯然用于片外地址譯碼的地址線數等于CPU的地址線數減去芯片的地址線數。圖5-2964KB存儲器與8088連接②部分譯碼法。CPU的一部分地址線參加譯碼，由于有4條CS需接譯碼器輸出，因此輸入端只需2根地址線，可以任意選取，選用的地址線不同，芯片所占存儲空間也不同。此外，還將出現地址重疊區。例如選擇A14

、A15兩條地址線，CPU的20條地址線分配和2/4片選譯碼器如表5-11和圖5-30所示。表5-11CPU20條地址線接法(部分譯碼法)圖5-30部分譯碼法和2/4譯碼邏輯關系

各芯片地址分配為：芯片1：XXXX0000000000000000B～XXXX0011111111111111B

芯片2：XXXX0100000000000000B～XXXX0111111111111111B

芯片3：XXXX1000000000000000B～XXXX1011111111111111B

芯片4：XXXX1100000000000000B～XXXX1111111111111111B

每個芯片占16KB地址范圍，但在1MB內出現有16個64KB地址范圍，這種現象稱為地址重疊，例如10000H和20000H就表示同一單元的地址。③線選法。表5-12給出了CPU地址總線的線選法連接特征，使用CPU的4條地址線，經反相后接4條CS，這種譯碼法稱為線選法。選用的4條線不同，芯片的地址也不相同。例如選用A14～A17作片外地址選擇，如圖5-31所示，由于A18、A19空，因此將出現地址重疊區。各芯片的存儲空間地址分配為(也可選擇其它地址線，地址分配將不同)：表5-12CPU20條地址線接法(線選法)圖5-31線選法芯片1：XX000100000000000000B～XX000111111111111111B芯片2：XX001000000000000000B～XX001011111111111111B芯片3：XX010000000000000000B～XX010011111111111111B

芯片4：XX100100000000000000B～XX100011111111111111B表5-13三種譯碼法的特征

【例5-2】使用Intel6116(2K×8)SRAM芯片組成16?K×8存儲器，設起始地址為40000H，CPU用8088，使用全譯碼法譯碼設計譯碼器。解因16K－1＝3FFFH，所以16KB存儲器位于1?MB空間內的40000H～43FFFH處，見圖5-32。需芯片數8片；芯片分8組，每組1片；CPU地址線A0～A10接芯片，A11～A19接地址譯碼器。9∶512譯碼器的輸入輸出特性見表5-14，它與8088CPU的連接如圖5-33所示。圖5-3216KB存儲器地址表5-149∶512譯碼器的輸入輸出特性2．集成譯碼器圖5-3474LS138譯碼器表5-1574LS138譯碼器真值表

【例5-3】使用圖5-35的SRAM存儲芯片構成存儲空間為B6000H～B6BFFH的存儲器，譯碼器使用74LS138，CPU使用8088。圖5-35SRAM芯片

解芯片容量為1K×4位。存儲器容量3KB從存儲空間范圍計算得來。需芯片6片；芯片分3組，有3條CS線需接片選地址譯碼器74LS138的輸出；每組芯片數2片，數據線分接CPU數據線高低4位。片選地址譯碼器設計依據存儲空間地址分配。選擇A12、A11、A10接74LS138的C、B、A，A13接G1，A14～A19接G2A，G2B由M/IO控制。連接圖如圖5-36所示。圖5-363KBSRAM與8088的連接3．控制線的連接

EPROM通常有兩條控制線(或)和，用于片選，用于允許數據輸出。的接法有兩種：一種直接接地；還有一種是接CPU的(讀輸出，低電平有效)。后一種接法使得只有在CPU發出讀命令時，才能從輸出端讀出EPROM的數據。E2PROM中的2816有3條控制線、和，2817還多出1條RDY/。除了、接法與EPROM相同外，接入CPU的腳，允許在線改寫功能；RDY/狀態信號接至CPU的INTR，作提出中斷申請使用。SRAM通常有3條控制線、 和，接片選地址譯碼器輸出，接地或， 接。

5.數據線的連接數據線雖是雙向總線，但由于ROM、PROM、EPROM和E2PROM在正常工作時只讀出不寫入，因此應畫成單向總線5．DRAM與8088的連接

DRAM沒有CE片選線，使用RAS、CAS兼作片選，讀寫控制使用WE。由于行列地址分時鎖存，因此在用芯片連成存儲器并接入CPU的三組總線時，必須要有RAS、CAS產生電路和行、列地址形成電路。

IBMPCXT微機的主CPU是8088，它的RAM子系統由36片4164DRAM組成，分成4組，每組9片，其中8片形成字節，1片用作奇偶校驗。4164DRAM芯片的容量為64K×1位，每個芯片的片內地址線為16條，采用行列譯碼后，引腳上只有8條地址線。(1)RAS和CAS產生電路：4組芯片需要4組行列地址選通信號，分別為和，產生電路如圖5-37所示。該電路由兩級地址譯碼器構成。第一級地址譯碼器24S10(U44)是一個28×4位的ROM，功能是為第二級譯碼器提供二進制輸入信號和門控信號。24S10的8條地址線A7～A0分別接入E2-2、E2-4、SW-4、SW-3、CPU的地址線A19～A16。當8條地址線上出現地址信號時，將選中24S10ROM中一個存儲單元，如果24S10的輸出控制端S2S1＝00，則該單元的內容(4位二進數)將出現在數據線Q3～Q0上。E2-4、E2-2恒為“1”；SW-4、SW-3是系統板上RAM的配置情況。Q3的輸出沒有被使用；Q2Q1作為兩位二進制數輸出到第二級地址譯碼器；Q0作為門控信號送到第二級。圖5-37和信號產生電路表5-16E2-4、E2-2均為1時的SW-4、SW-3與芯片配置24S10ROM中有關單元的內容事先寫入。根據SW-4、SW-3及CPU的A19～A16(即24S10的A5～A0)取值不同，寫入的內容有所不同。系統板上到底裝有多少組DRAM，由系統配置開關SW的第4位SW-4和第3位SW-3決定。本例中SW-4和SW-3為11，因此要求輸出24S10ROM的輸入輸出連邏輯關系為：A3～A0分別為0000、0001、0010和0011時，Q2Q1分別為00、01、10、11，且Q0總為1。在沒有配DRAM處，Q0總為0。由此得到按第二級譯碼要求寫出的24S10ROM中Q2Q1Q0值，如表5-17所示。表5-1724S10ROM事先寫入的數據Q2Q1Q0值(2)行列地址形成電路：圖5-3874LS158原理圖圖5-39行列地址形成電路4164DRAM內部排成4×128×128矩陣，當RAS有效時，使用地址線A0～A6對每個矩陣的1行刷新，一次可刷4×128行，全部刷完需128次。如果要求2ms內刷新一遍，則刷一次需時2ms/128＝15.625μs，PCXT機中選用15μs。15μs的定時由可編程定時/計數器接口芯片8253實現。5.6.2存儲器與8086CPU之間的連接

【例5-4】圖5-40給出了8086CPU與EPROM2732(4K×8)、SRAM6116(2K×8)的實際連接圖，圖中EPROM為32KB，SRAM為16KB。所需EPROM芯片8片；每組芯片數2片，每組2片的CE分別接BHE和A0；芯片分組數＝4組。圖5-408086CPU與EPROM273