第第頁最全數字電路筆試題目

1、同步電路和異步電路的區分是什么?(仕蘭微電子)

2、什么是同步規律和異步規律?(漢王筆試)

同步規律是時鐘之間有固定的因果關系。異步規律是各時鐘之間沒有固定的因果關系。

3、什么是線與規律，要實現它，在硬件特性上有什么詳細要求?(漢王筆試)

線與規律是兩個輸出信號相連可以實現與的功能。在硬件上，要用oc門來實現，由于不用

oc門可能使灌電流過大，而燒壞規律門。同時在輸出端口應加一個上拉電阻。

4、什么是Setup和Holdup時間?(漢王筆試)

5、setup和holdup時間,區分.(南山之橋)

6、說明setuptime和holdtime的定義和在時鐘信號延遲時的改變。(未知)

7、說明setup和holdtimeviolation，畫圖說明，并說明解決方法。(威盛VIA

2022.11.06上海筆試試題)

Setup/holdtime是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發

器的時鐘信號上升沿到來以前，數據穩定不變的時間。輸入信號應提前時鐘上升沿(如上

升沿有效)T時間到達芯片，這個T就是建立時間-Setuptime.如不滿意setuptime,這個

數據就不能被這一時鐘打入觸發器，只有在下一個時鐘上升沿，數據才能被打入觸發器。

保持時間是指觸發器的時鐘信號上升沿到來以后，數據穩定不變的時間。假如holdtime

不夠，數據同樣不能被打入觸發器。

建立時間(SetupTime)和保持時間(Holdtime)。建立時間是指在時鐘邊沿前，數據信

號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數據信號需要保持不變的時間。如

果不滿意建立和保持時間的話，那么DFF將不能正確地采樣到數據，將會涌現

metastability的狀況。假如數據信號在時鐘沿觸發前后持續的時間均超過建立和保持時

間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。

8、說說對數字規律中的'競爭和冒險的理解，并舉例說明競爭和冒險怎樣清除。(仕蘭微

電子)

9、什么是競爭與冒險現象?怎樣判斷?如何清除?(漢王筆試)

在組合規律中，由于門的輸入信號通路中經過了不同的延時，導致到達該門的時間不全都

叫競爭。產生毛刺叫冒險。假如布爾式中有相反的信號那么可能產生競爭和冒險現象。解決

方法：一是添加布爾式的消去項，二是在芯片外部加電容。

10、你知道那些常用規律電平?TTL與COMS電平可以徑直互連嗎?(漢王筆試)

常用規律電平：12V，5V，3.3V;TTL和CMOS不能徑直互連，由于TTL是在0.3-3.6V之

間，而CMOS那么是有在12V的有在5V的。CMOS輸出接到TTL是可以徑直互連。TTL接到CMOS需

要在輸出端口加一上拉電阻接到5V或者12V。

11、如何解決亞穩態。(飛利浦-大唐筆試)

亞穩態是指觸發器無法在某個規定時間段內達到一個可確認的狀態。當一個觸發器進入亞

穩態時，既無法猜測該單元的輸出電平，也無法猜測何時輸出才能穩定在某個正確的電平

上。在這個穩定期間，觸發器輸出一些中間級電平，或者可能處于振蕩狀態，并且這種無

用的輸出電平可以沿信號通道上的各個觸發器級聯式傳播下去。

12、IC設計中同步復位與異步復位的區分。(南山之橋)

13、MOORE與MEELEY狀態機的特征。(南山之橋)

14、多時域設計中,如何處理信號跨時域。(南山之橋)

15、給了reg的setup,hold時間，求中間組合規律的delay范圍。(飛利浦-大唐筆試)

Delayperiod-setuphold

16、時鐘周期為T,觸發器D1的建立時間最大為T1ma*，最小為T1min。組合規律電路最大延

遲為T2ma*,最小為T2min。問，觸發器D2的建立時間T3和保持時間應滿意什么條件。(華

為)

17、給出某個一般時序電路的圖，有Tsetup,Tdelay,Tck-q,還有clock的delay,寫出決

定最大時鐘的因素，同時給出表達式。(威盛VIA2022.11.06上海筆試試題)

18、說說靜態、動態時序模擬的優缺點。(威盛VIA2022.11.06上海筆試試題)

19、一個四級的Mu*,其中第二級信號為關鍵信號如何改善timing。(威盛VIA

2022.11.06上海筆試試題)

20、給出一個門級的圖，又給了各個門的傳輸延時，問關鍵路徑是什么，還問給出輸入，

使得輸出依靠于關鍵路徑。(未知)

21、規律方面數字電路的卡諾圖化簡，時序(同步異步差異)，觸發器有幾種(區分，優

點)，全加器等等。(未知)

22、卡諾圖寫出規律表達使。(威盛VIA2022.11.06上海筆試試題)

23、化簡F(A,B,C,D)=m(1,3,4,5,10,11,12,13,14,15)的和。(威盛)

24、pleaseshowtheCMOSinverterschmatic,layoutanditscrosssectionwithP-

wellprocess.Plotitstransfercurve(Vout-Vin)Andalsoe*plainthe

operationregionofPMOSandNMOSforeachsegmentofthetransfercurve?(威

盛筆試題circuitdesign-beijing-03.11.09)

25、TodesignaCMOSinvertorwithbalanceriseandfalltime,pleasedefine

therationofchannelwidthofPMOSandNMOSande*plain?

26、為什么一個標準的倒相器中P管的寬長比要比N管的寬長比大?(仕蘭微電子)

27、用mos管搭出一個二輸入與非門。(揚智電子筆試)

28、pleasedrawthetransistorlevelschematicofacmos2inputANDgateand

e*plainwhichinputhasfasterresponseforoutputrisingedge.(lessdelay

time)。(威盛筆試題circuitdesign-beijing-03.11.09)

29、畫出NOT,NAND,NOR的符號，真值表，還有transistorlevel的電路。(Infineon筆

試)

30、畫出CMOS的圖，畫出tow-to-onemu*gate。(威盛VIA2022.11.06上海筆試試題)

31、用一個二選一mu*和一個inv實現異或。(飛利浦-大唐筆試)

32、畫出Y=A*B+C的cmos電路圖。(科廣試題)

33、用規律們和cmos電路實現ab+cd。(飛利浦-大唐筆試)

34、畫出CMOS電路的晶體管級電路圖，實現Y=A*B+C(D+E)。(仕蘭微電子)

35、利用4選1實現F(*,y,z)=*z+yz。(未知)

36、給一個表達式f=*+*+**+*用最少數量的與非門實現(事實上就是化

簡)。

37、給出一個簡約的由多個NOT,NAND,NOR組成的原理圖，依據輸入波形畫出各點波形。

(Infineon筆試)

38、為了實現規律(A*ORB)OR(CANDD)，請選用以下規律中的一種，并說明為什

么?1)INV2)AND3)OR4)NAND5)NOR6)*OR答案：NAND(未知)

39、用與非門等設計全加法器。(華為)

40、給出兩個門電路讓你分析異同。(華為)

41、用簡約電路實現，當A為輸入時，輸出B波形為(仕蘭微電子)

42、A,B,C,D,E進行投票，多數聽從少數，輸出是F(也就是假如A,B,C,D,E中1的個數比0

多，那么F輸出為1，否那么F為0)，用與非門實現，輸入數目沒有限制。(未知)

43、用波形表示D觸發器的功能。(揚智電子筆試)

44、用傳輸門和倒向器搭一個邊沿觸發器。(揚智電子筆試)

45、用規律們畫出D觸發器。(威盛VIA2022.11.06上海筆試試題)

46、畫出DFF的結構圖,用verilog實現之。(威盛)

47、畫出一種CMOS的D鎖存器的電路圖和版圖。(未知)

48、D觸發器和D鎖存器的區分。(新太硬件面試)

49、簡述latch和filp-flop的異同。(未知)

50、LATCH和DFF的概念和區分。(未知)

51、latch與register的區分,為什么現在多用register.行為級描述中latch如何產生的。

(南山之橋)

52、用D觸發器做個二分顰的電路.又問什么是狀態圖。(華為)

53、請畫出用D觸發器實現2倍分頻的規律電路?(漢王筆試)

54、怎樣用D觸發器、與或非門組成二分頻電路?(東信筆試)

55、Howmanyflip-flopcircuitsareneededtodivideby16?(Intel)16分頻?

56、用filp-flop和logic-gate設計一個1