實驗一1位全加器電路的設計一、實驗目的1、學會利用QuartusⅡ軟件的原理圖輸入方法設計簡單的邏輯電路；2、熟悉利用QuartusⅡ軟件對設計電路進行仿真的方法；3、理解層次化的設計方法。二、實驗內(nèi)容1、用原理圖輸入方法設計完成一個半加器電路。并進行編譯與仿真。2、設計一個由半加器構(gòu)成1位全加器的原理圖電路，并進行編譯與仿真。3、設計一個由1位全加器構(gòu)成4位加法器的原理圖電路，并進行編譯與仿真。三、實驗步驟1.使用Quartus建立工程工程從【開始】>>【程序】>>【ALtera】>>【QuartusII6.0】翻開Quartus軟件，界面如圖1-1示。圖1-1Quartus軟件界面在圖1-1中從【File】>>【NewProjectWizard...】新建工程工程，出現(xiàn)新建工程向?qū)ewProjectWizard對話框如圖1-2所示。該對話框說明新建工程應該完成的工作。在圖1-2中點擊NEXT進入新建工程目錄、工程名稱和頂層實體對話框，如圖1-3所示，頂層實體名與工程名可以不同，也可以不同。輸入工程目錄如E:\0512301\first、工程工程名稱和頂層實體名同為fadder。圖1-2新建工程向?qū)дf明對話框圖1-3新建工程目錄、工程名、頂層實體名對話框接著點擊NEXT進入新建添加文件對話框如圖1-4所示。這里是新建工程，暫無輸入文件，直接點擊NEXT進入器件選擇對話框如圖1-5所示。這里選擇Cyclone系列的EP1C6Q240C8。圖1-4新建添加文件對話框圖1-5器件選擇對話框點擊NEXT進入添加第三方EDA開發(fā)工具對話框如圖1-6所示。圖1-6添加第三方EDA開發(fā)工具對話框本實驗只利用Quartus集成環(huán)境開發(fā)，不使用其它EDA開發(fā)工具，直接點擊NEXT進入工程信息報告對話框如圖1-7所示。點擊Finish完成新建工程工程的建立如圖1-8示。圖1-7工程信息報告對話框圖1-8工程工程建立完成界面2、新建半加器原理圖文件在圖1-8中從【File】>>【New.】翻開新建文件對話框如圖1-9所示。選擇BlockDiaoram/SchematicFile按OK按鈕建立圖形設計文件。缺省名為Block1.bdf如圖1-10所示。圖1-9新建文件對話框圖1-10新建Block1.bdf界面在Block1.bdf窗口中任意處雙擊,彈出添加元件符號對話框圖，這里先選擇一個與門如圖1-11所示。圖1-11添加元件符號對話框單擊OK。與門符號被附在鼠標指針上，在Block1.bdf窗口中適當位置點擊一下，放置該符號。按ESC鍵后，完成一次元件的放置，再選擇與放置其它元件和引腳，雙擊引腳符號在彈出的對話窗口中可改變其名稱。元件和引腳放置完成后進行連線，連線時，當鼠標位于一個符號引腳上或圖表模塊邊沿時連線工具變?yōu)槭中危苿邮髽耍x擇開始點，按住左鍵拖動鼠標至結(jié)束點放開。從而完成半加器電路的設計，如圖1-12所示。圖1-12半加電路原理圖點擊保存bdf文件，接受默認的路徑和文件類型，文件名改為hadder.。默認Addfiletocurrentproject選項選中。如下圖1-13所示，圖1-13將bdf文件存盤對話框3、編譯綜合，生成半加器模塊符號如圖1-14，在ProjectNavigator窗口的File標簽中的hadder.bdf文件單擊右鍵，在彈出的菜單中點擊SetasTop-LevelEntity，將hadder.bdf文件設置為頂層實體。圖1-14將文件設置為頂層實體選擇【Processing】>>【StartCompilation】或用編譯快捷圖標進行全程編譯。假設有錯誤，根據(jù)信息窗口提示找出并更正錯誤，直至編譯成功為止。如圖1-15所示。圖1-15編譯成功窗口在圖1-15窗口中，單擊確定進入編譯報告窗口，可查看編譯報告、綜合報告、適配報告、時序分析報告等。本實驗暫不分析此報告。如圖1-16，選擇【File】>>【Creat/Update】>>【CreatSymbolFILesforCurrentfile】將設計好的半加器原理圖文件生成一個模塊符號文件hadder.bsf。4、創(chuàng)立全加器原理圖文件并進行編譯綜合從【File】>>【New.】翻開新建文件對話框，選擇BlockDiaoram/SchematicFile再新建一個全加器頂層原理圖文件。在新建原理圖窗口中任意處雙擊，彈出添加元件符號對話框，在Project目錄下，選擇hadder，窗口中出現(xiàn)一個大的符號，如圖1-17就是半加器原理圖生成的模塊符號。圖1-17添加模塊符號對話框添加兩個半加器模塊符號，再添加一個或門和輸入輸出引腳，完成全加器電路的設計如圖1-18所示。圖1-18全加器電路圖點擊保存，文件名為fadder.bdf，再將fadder.bdf置為頂層，進行全程編譯，直至編譯成功。如圖1-19、1-20所示。圖1-19將fadder.bdf置為頂層對話框圖1-20編譯成功對話框5、建立全加器仿真文件點擊新建按鈕，出現(xiàn)新建文件對話框如圖1-21所示，選擇others>>VectorWaveformFile，出現(xiàn)仿真文件編輯界面如圖1-22所示。SHAPE圖1-21新建仿真文件對話框圖1-22仿真編輯窗口選擇【Edit】>>【Endtime】出現(xiàn)設置仿真時間長度對話框如圖1-23所示，如可設為10us，單擊OK結(jié)束設置圖1-23設置仿真時間長度對話框選擇【Edit】>>【GridSize】出現(xiàn)設置仿真網(wǎng)格對話框如圖1-24所示，如可設為100ns，單擊OK結(jié)束設置。圖1-24設置仿真網(wǎng)格對話框在圖1-22中Name下方空白區(qū)域右擊出現(xiàn)操作菜單，選擇InsertNodeorBus，彈出添加節(jié)點或總線對話框如圖1-25所示，圖1-25添加節(jié)點或總線對話框選擇NodeFinder出現(xiàn)查找節(jié)點對話框如圖1-26所示。在Filter欄中選擇Pins:all，在Lookin欄中選擇Fadder，點擊List按鈕。出現(xiàn)節(jié)點列表選擇對話框如圖1-27所示。點擊中間全選按鈕>>再點擊OK，所示節(jié)點被加到波形編輯窗口如圖1-28所示。圖1-26節(jié)點查找對話框圖1-27節(jié)點列表對話框圖1-28添加節(jié)點后的波形編輯窗口分別選擇節(jié)點ain,bin,cin，利用波形編輯按鈕設置節(jié)點的輸入波形如圖1-29所示，并保存波形文件為fadder.vwf。圖1-29節(jié)點輸入波形設置選擇【Assignments】>>【Setting】在彈出窗口的Category下單擊Simultorsetting，出現(xiàn)Simultorsetting對話框，在Simultorinput欄中設置仿真文件路徑指向fadder.vwf如圖1-30所示，單擊OK結(jié)束設置。圖1-30仿真波形設置選擇【Processing】>>【Startsimulation】或用快捷按鈕進行波形仿真。仿真成功后，生成全加器的仿真波形如圖1-31所示圖1-31全加器的仿真波形6、引腳鎖定選擇【Assignments】>>【AssignmentEditor】在彈出的分配管腳對話窗口中的Category欄中Pin，在To欄中雙擊選擇端口名稱，在Location欄中輸入相應的管腳，如圖1-32所示。設置完成后保存，然后關(guān)閉該對話框。圖1-32分配管腳對話窗口選擇【Assignments】>>【Device】，在出現(xiàn)的Device對話框中點擊Device&PinOptions，出現(xiàn)Device&PinOptions對話框，選擇UnusedPins標簽將未使用管腳設置為高阻輸入，如圖1-33所示。圖1-33未使用管腳設置7、編程下載將fadder.bdf文件設置為頂層，重新進行全程編譯，直至編譯成功。用下載電纜將計算機與FPGA主板上JATG口連接，選擇【Tools】>>【Programmer】或點擊工具欄中的編程快捷按鈕翻開編程器窗口并自動翻開配置文件fadder.sof，選中Program/Confiure，如圖1-34所示。單擊Start按鈕開始進行下載配置，直至配置成功。8、觀察實驗結(jié)果實驗任務二、全加器VHDL語言的輸入方法。新建工程工程〔同上〕新建半加器文本文件，并進行全程編譯從【File】>>【New.】翻開新建文件對話框如圖1-35所示。選擇Vhdlfile按OK按鈕建立文本設計文件