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文檔簡介

半加器、全加器、串行進位加法器以及超前進位加法器實驗原理一位半加器A和B異或產生和Sum，與產生進位C一位全加器將一位半加器集成封裝為halfadder元件，使用兩個半加器構成一位的全加器3.4位串行進位加法器將一位全加器集成封裝為Fulladder元件，使用四個構成串行進位加法器4.超前進位加法器（4位）⑴AddBlock產生并行進位鏈中的ti(即Cthis)和di（即Cpass），以及本位結果Sum⑵進位鏈（Cmaker）四位一組并行進位鏈，假設與或非門的級延遲時間為1.5ty，與非門的延遲時間為1ty，在di和ti產生之后，只需2.5ty就可產生所有全部進位⑶超前進位加法器將以上二者結合起來即可完成，A和B各位作為各個AddBlock的輸入，低一位的進位Ci-1作為本位AddBlock的C-1的輸入。各個AddBlock輸出的C_this和C_pass作為對應的Cmaker的thisi和passi的輸入。實驗器材QuartusII仿真軟件，實驗箱實驗結果1.串行進位加法器結果2.超前進位加法器結果實驗結果分析實驗仿真結果顯示串行加法器比超前進位加法器快，部分原因應該是電路結構優化不到位。另外由于計算的位數比較少，超前進位加法鏈結構較復雜，所以優勢沒體現出來，反倒運作的更慢一點。當位數增加的時候，超前進位加法器會比串行的更快。波形穩定之前出現上下波動，應該與“競爭冒險”出現的情況類似，門的延遲和路徑的不同導致了信號變化時到達的時間有先有后，因此在最終結果形成前

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