目錄TOC\o"1-5"\h\z概述 1\o"CurrentDocument"設計背景和意義 1\o"CurrentDocument"設計任務 1\o"CurrentDocument"設計要求 1\o"CurrentDocument"原理設計及層次劃分 2\o"CurrentDocument"工作原理 2層次劃分 2\o"CurrentDocument"軟件設計 4分組模塊代碼設計 4顯示模塊代碼設計 5頂層模塊原理圖設計 6\o"CurrentDocument"仿真及測試 7\o"CurrentDocument"分組模塊仿真 7\o"CurrentDocument"顯示模塊仿真 7\o"CurrentDocument"頂層模塊仿真 8\o"CurrentDocument"總結 9\o"CurrentDocument"參考文獻 10概術設計背景和意義EDA技術是先進的電子設計手段，是電子工程的必備知識。然而，隨著新世紀經濟持續快速發展，私人購車量大幅提高。龐大的車輛系統給我們日常生活帶來很多問題。首先要面對的就是車輛停置的有效管理。在停車場管理中，停車場的土地資源是有限的，因此在停車場土地資源的有效利用也就相當重要。設計合理和完善的車位顯示管理系統是很必要的。本課題為停車場停車位顯示系統設計，其中包括：傳感器的選用、FPGA處理芯片的選定和系統功能程序的設計。其中傳感器是用來測量車位上是否有車，處理芯片對傳感器測量數據進行分析。當某個車位駛入一輛車,則傳感器接收到信息并輸出,經過處理芯片對信號進行分析處理，并且輸出顯示。在整個設計中停車位信息的傳輸是關鍵，車位信息檢測和傳輸用到傳感器，因而傳感器的選用是設計的入口。設計任務設計一個有64個停車位的停車場，要求：（1） 用8x8點陣表示停車場的64個車位，燈點亮表示該車位為空，燈熄滅表示該車位有車。（2） 車能夠自由地停在任何空的停車位上，任何停車位上的車都可以離開停車場。（3） 停車場的初態是所有車位都沒有車。設計要求利用所學的EDA設計方法設計停車場停車位顯示系統，熟練使用使用QUARTUSII應用軟件，進一步學習使用VHDL語言、原理圖等EDA設計方法進行綜合題目的方法。調試底層模塊，并時序仿真。設計頂層模塊，并時序仿真。按要求撰寫課程設計報告原理設計及層次劃分工作原理

本課題為停車場停車位顯示系統設計，首先要解決的是停車位車輛狀態信息的檢測和傳輸，然后對檢測信號進行分析處理，最后將車位狀態信息顯示。這里我用到位置傳感器對車位信息進行檢測，所以要在8*8停車場共64個停車位每個停車位安一個“車位傳感器”，利用傳感器檢測停車場停車位停車狀態，傳感器檢測到的信號通過總線送進FPGA鎖存后進行信息處理，最終通過顯示器件將停車位狀態信息顯示。系統設計框圖如圖3.1所示。64個傳感器并行信號輸入FPGA進行鎖存，由分組模塊程序對所有信號進行分組8個一組，共8組。8組分組信號進入顯示模塊進行行和列掃描。整個設計方案分兩個大模塊：分組模塊和掃描顯示模塊。傳0感1器2檢3測4到.的.信.號6364傳0感1器2檢3測4到.的.信.號6364個并行信號| AFPGACLK0~78~15分組16~2324~3132~3940~4748~55掃描輸出圖2.1系統設計方案框圖系統設計總共分兩個大模塊：分組模塊和顯示模塊；分組模塊電路功能是對8*8點陣的64個信號進行分組，每8個信號一組，總共8組；顯示模塊的輸入是分組模塊分組后的輸出信號，用來顯示掃描后的行、列的位置，從而完成對8*8點陣停車車位狀態信息的顯示。QUARTUSII支持功能和時序仿真。功能仿真用于大型設計編譯適配之前的仿真，而時序仿真則是再編譯適配生成時序信息文件之后進行的仿真。系統仿真分以下步驟：（1）建立仿真波形；（2）設置輸入信號仿真波形；3）運行仿真器進行仿真。層次劃分（1）分組模塊頂層圖設計如圖2.2所示，所有傳感器的輸出都接到系統電路的輸入總線din[63...O],共64個輸入端口。在CLK時鐘驅動下，LOCK對64個傳感器輸入信號進行鎖存然后系統電路開始工

作對輸入信號進行分組，具體分為qoutO?qout7共8組，每組8個。以上提到的LOCK鎖存信號，其實也就是動態掃描的掃描頻率信號，它決定了系統的掃描頻率。CL.KLOCKDIN[0..63]QOUT[0..7]CL.KLOCKDIN[0..63]QOUT[0..7]QOUT[a.l5]QOUT[16..23]QOUT[24..B1]QOUIL32..39]QOUT[40.l47]QOUT[48..55]QOUT[56..63]圖2.2分組模塊頂層圖2）顯示模塊頂層圖設計如圖2.3所示dinO?din7為上級分組模塊分組后的八組信號，進入模塊進行動態掃描；

輸出hang,lie分別是行和列的輸出信號。動態掃描是對8行8列傳感器信號進行掃描，首

先掃描輸出第0行的值，然后掃描0?7列值對應輸出；接著掃描輸出第1行,再掃描第0?

7列；就這樣依次掃描輸出。對應的dinO?din7為八組并行輸入信號，每組8位；hang,lie分別是行和列的位置輸出都為8個數據，對應64個點。DIN[°門]DIN[3..15]CLKDIN[16..23] 門…葉」小HANG7..0]DIN[24.31]LJE[7..O1 [DIN[32.39]DIN[40.47]DIN[4S..55]DIN[56..63J圖2.3顯示模塊頂層圖軟件設計3.1分組模塊代碼設計libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityfenzuisport(clk:instd_logic;lock:instd_logic;din:instd_logic_vector(63downto0);qout0,qout1,qout2,qout3,qout4,qout5,qout6,qout7:outstd_logic_vector(7downto0));end;architecturebehaveoffenzuissignaltemp:std_logic_vector(63downto0);beginprocess(clk,din)beginiflock='1'thentemp<=din;elsif(clk'eventandclk='1')thenqout0<=temp(7downto0);qout1<=temp(15downto8);qout2<=temp(23downto16);qout3<=temp(31downto24);qout4<=temp(39downto32);qout5<=temp(47downto40);qout6<=temp(55downto48);qout7<=temp(63downto56);endif;endprocess;end;3.2顯示模塊代碼設計libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitydisplayisport(clk:instd_logic;din0,din1,din2,din3,din4,din5,din6,din7:instd_logic_vector(7downto0);hang:outstd_logic_vector(7downto0);lie:outstd_logic_vector(7downto0));end;architecturebehaveofdisplayissignalh_count,l_count:std_logic_vector(2downto0);signalco:std_logic;beginprocess(clk,din0,din1,din2,din3,din4,din5,din6,din7)beginif(clk'eventandclk='1')thenif(l_count<7)thenl_count<=l_count+1;co<='0';elsel_count<="000";co<='1';endif;endif;casel_countiswhen"000"=>lie<="11111110";when"001"=>lie<="11111101";when"010"=>lie<="11111011";when"011"=>lie<="11110111";when"100"=>lie<="11101111";when"101"=>lie<="11011111";when"110"=>lie<="10111111";when"111"=>lie<="01111111";whenothers=>null;endcase;endprocess;process(co)beginifco'eventandco='1'thenif(h_count<7)thenh_count<=h_count+1;elseh_count<="000";endif;endif;

caseh_countiswhen"000"=>hang<=din0;when"001"=>hang<=din1;when"010"=>hang<=din2;when"011"=>hang<=din3;when"100"=>hang<=din4;when"101"=>hang<=din5;when"110"=>hang<=din6;when"111"=>hang<=din7;whenothers=>null;endcase;endprocess;end;頂層模塊原理圖設計(WutS{7..i]|Q]utE{7..iJ|aciut7[?,..iJ]圖(WutS{7..i]|Q]utE{7..iJ|aciut7[?,..iJ]圖3.1頂層模塊原理圖QCILECp..l]|9iut1[7..iJ]qciul2[7..i]]qaut4[7..iJ]Sr0[7..0]■2J7..0]■卑.0]專叩.0]hargp..O]甌444仿真及測試分組模塊仿真圖4.1分組模塊仿真圖由圖4.1分析可知，64bit的din信號在lock的時鐘到來時被鎖存，然后在elk的時鐘下被分組到qoutO~qout7。顯示模塊仿真MasterTimeBar15.075ns Ftiirtef."18396ns1"曰曲1GS49ris-StartEridtMasterTimeBar15.075ns Ftiirtef."18396ns1"曰曲1GS49ris-StartEridtVallLS15Cf圖4.2顯示模塊仿真圖如圖4.2所示在elk信號的驅動下d0到d7的信號被分時掃描到hang輸出，同時從lie輸出點陣的列選信號。由此可以控制8*8點陣車位狀態顯示的相關信息。頂層模塊仿真

SlaitEndt￥■ascasiai-MOBRE!!7FFEElLd田:1kdin.hang礙Ap?工r?ro.onsm-n.、nnpi.-IXSlaitEndt￥■ascasiai-MOBRE!!7FFEElLd田:1kdin.hang礙Ap?工r?ro.onsm-n.、nnpi.-IXr-tXr?- : ::撫Z\1?>p?yrf 打］AMasleiTim匕Bar:6543nsInleiyd:50.36n&15.075ns彳?內襯比H95圧Lock圖4.3頂層模塊仿真圖如圖4.2所示，用頂層模塊將兩個底層模塊連接，在elk信號的驅動下d0到d7的信號被分時掃描到hang輸出，同時從lie輸出點陣的列選信號。由此可以控制8*8點陣車位狀態顯示的相關信息。5總結本課題所涉及的領域不論是集成運放本身，還是FPGA芯片設計都是極具挑戰性的。由于VHDL語言的欠缺，在課題開始之初遇到了較大的困難。通過研讀專業書籍，翻閱有關文獻資料，對這一設計課題有了進一步認識。在理論學習的同時，通過仔細分析參考設計，并結合課題要求，對設計整體思路有了較清晰的構建。借助一系列EDA軟件，使用VHDL語言軟件編程。FPGA是具有強大功能的一種芯片°FPGA（現場可編程門陣列）是專用集成電路（ASIC）中集成度最高的一種，用戶可對FPGA內部的邏輯模塊和I/O模塊重新配置，以實現用戶的邏輯，因而也被用于對CPU的模擬。用戶對FPGA的編程數據放在Flash芯片中，通過上電加載到FPGA中，對其進行初始化。也可在線對其編程，實現系統在線重構，這一特性可以構建一個根據計算任務不同而實時定制的CPU,這是當今研究的熱門領域。本設計主要完成了以下工作：（1）介紹了FPGA的原理及其應用。（2）介紹了VHDL語言及其應用。（3）實現傳感器對被測物的位置檢測。（4）用硬件描述語言完成了點陣顯示電路的設計。知識的膨脹和更新給我們帶來了巨大的壓力，如何更好的學習和掌握所學的知識以及把知識運用在實際的應用中是我們需要解決的一個重要問題。這次畢業設計就給了我們一個理論和實際相結合的應用機會。實際運用對于大學生特別是工科大學生的實際工作能力的培養起到至關重要的作用。實際運用的實踐有利于我們對知識的更深理解掌握和創新能力的培養。這次畢業設計不僅鍛煉了我們針對實際問題進行電子設計制作的能力，而且對于我們專業基礎課程的學習起到了積極的促進作用。在畢業設計的過程中我們學習和熟悉了當今先進電子器件的應用、各類電路的設計方法和最新的電路設計手段如計算機輔助設計及計算機電路仿真，開闊了我們的視野，強化了我們的工程概念。6參考文獻潘松，黃繼業，EDA技術實用教程（第二版），科學出版社，2002年魏永廣，現代傳感技術，東北大學