摘要本設計采用EDA技術，利用FPGA芯片來設計一個自動售貨機，機器設有2個投幣孔，可以接受一元和五角的硬幣，每瓶飲料2.5元，可用2個按鍵來代替。還設有2個輸出，要求有找零和提示信號，分別輸出飲料和找零，設計按照EDA課程設計的流程，源代碼的編寫，前仿真，綜合，然后布局布線，后仿真，前、后仿真驗證成功后，下載到FPGA實驗箱上進行驗證，與傳統的設計方式相比，本設計由于采用了FPGA芯片來實現，它將大量的電路功能集成到一個芯片中，并且可以由用戶自行設計邏輯功能，提高了系統的集成度和可靠性。【關鍵詞】EDA技術、FPGA芯片、源代碼的編寫、仿真Abstract:BasedontheEDAtechnology,UsingtheFPGAchipdesignavendingmachine,themachinehastwoslot,canacceptabottleandthecoin,2.5yuan,candrinktwobuttonsinstead.Alsohastwooutput,forachangeandoutputsignalhint,respectively,inaccordancewiththechangedrinksanddesignofprocess,curriculumdesign,EDAsimulationcodewrittenbefore,thecomprehensiveandlayout,afterwiring,simulation,asimulationtestbeforeandafterthesuccess,downloadtoverifytheFPGAexperimentbox,andthetraditionaldesignmethods,thisdesigncomparedwithFPGAchipstorealizethecircuit,itwillbeafunctionintegrationtoachip,andcanbedesignedbytheuser,improvethesystemlogicfunctionofintegrationandreliability.【Keywords】ElectronicDesignAutomaticTechnology,FliedProgrammable,GateArray,Sourcecode,Simulation前言隨著電子技術和計算機技術的飛速發展，電子線路的設計工作也日益顯得重要。經過人工設計、制作實驗板、調試在修改的多次循環才定型的傳統產品設計方法必然被計算機輔助設計所取代，因為這種費時費力又費資源的設計調試方法既增加了產品開發的成本，又受到實驗工作場地及儀器設備的限制。為了克服上述困難，加拿大InteractiveImageTechnologies公司推出的基于Windows95／98／NT操作系統的EDA軟件。他可以將不同類型的電路組合成混合電路進行仿真。此外，從另一角度來看，隨著計算機技術和集成電路技術的發展，現代電子與電工設計，已經步入了電子設計自動化（EDA）的時代，采用虛擬仿真的手段對電子產品進行前期工作的調試，已成為一種發展的必然趨勢。通過對實際電子線路的仿真分析，從而提高對電路的分析、設計和創新能力。數字集成電路本身在不斷地進行更新換代。它由早期的電子管、晶體管、小中規模集成電路、發展到超大規模集成電路(VLSIC，幾萬門以上)以及許多具有特定功能的專用集成電路。但是，隨著微電子技術的發展，設計與制造集成電路的任務已不完全由半導體廠商來獨立承擔。系統設計師們更愿意自己設計專用集成電路(ASIC)芯片，而且希望ASIC的設計周期盡可能短，最好是在實驗室里就能設計出合適的ASIC芯片，并且立即投入實際應用之中，因而出現了現場可編程邏輯器件(FPLD)，其中應用最廣泛的當屬現場可編程門陣列(FPGA)和復雜可編程邏輯器件(CPLD)。FPGA(現場可編程門陣列)與CPLD(復雜可編程邏輯器件)都是可編程邏輯器件，它們是在PAL,GAL等邏輯器件的基礎之上發展起來的。同以往的PAL,GAL等相比較，FPGA／CPLD的規模比較大，它可以替代幾十甚至幾千塊通用IC芯片。這樣的FPGA／CPLD實際上就是一個子系統部件。本設計采用EDA技術，利用FPGA芯片來設計一個自動售貨機，機器設有2個投幣孔，可以接受一元和五角的硬幣，每瓶飲料2.5元，可用2個按鍵來代替。還設有2個輸出，要求有找零和提示信號，分別輸出飲料和找零，設計按照EDA課程設計的流程，源代碼的編寫，仿真,布局布線，驗證成功后，下載到FPGA實驗箱上進行驗證，與傳統的設計方式相比，它將大量的電路功能集成到一個芯片中，并且可以由用戶自行設計邏輯功能，提高了系統的集成度和可靠性。目錄1、EDA技術發展及介紹 11.1EDA技術的介紹 11.2EDA技術的發展 11.3EDA技術的發展趨勢 22、總體方案設計 32.1設計內容 32.1設計方案比較 32.3方案論證 43、單元模塊設計與實現 53.2供電電路 53.3復位電路 54、系統設計詳細說明 64.1Verilog程序源代碼 74.2仿真前波形及分析 84.3仿真波形 84.4定時器原理圖 104.5RLT級原理圖 114.5仿真后分析 115、FPGA器件介紹 137、總結 147.1設計小結 147.2設計收獲 147.3設計改進 157.4致謝 15參考文獻 16西華大學課程設計說明書西華大學課程設計說明書-1、EDA技術發展及介紹1.1EDA技術的介紹EDA是電子設計自動化（ElectronicDesignAutomation）縮寫，是90年代初從CAD（計算機輔助設計）、CAM（計算機輔助制造）、CAT（計算機輔助測試）和CAE（計算機輔助工程）的概念發展而來的。EDA技術是在電子CAD技術基礎上發展起來的計算機軟件系統，根據硬件描述語言HDL（HardwareDescriptionlanguage）完成的設計文件，是指以計算機為工作平臺，融合了應用電子技術、計算機技術、信息處理及智能化技術的最新成果，進行電子產品的自動設計。利用EDA工具，電子設計師可以從概念、算法、協議等開始設計電子系統，大量工作可以通過計算機完成，并可以將電子產品從電路設計、性能分析到設計出IC版圖或PCB版圖的整個過程的計算機上自動處理完成。現在對EDA的概念或范疇用得很寬。包括在機械、電子、通信、航空航天、化工、礦產、生物、醫學、軍事等各個領域，都有EDA的應用。目前EDA技術已在各大公司、企事業單位和科研教學部門廣泛使用。例如在飛機制造過程中，從設計、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技術。EDA設計可分為系統級、電路和物理實現級。硬件描述語言HDL是相對于一般的計算機軟件語言，如：C、PASCAL而言的。HDL語言使用與設計硬件電子系統的計算機語言，它能描述電子系統的邏輯功能、電路結構和連接方式。設計者可利用HDL程序來描述所希望的電路系統，規定器件結構特征和電路的行為方式；然后利用綜合器和適配器將此程序編程能控制FPGA和CPLD內部結構，并實現相應邏輯功能門級或更底層的結構網表文件或下載文件。目前，就FPGA/CPLD開發來說，比較常用和流行的HDL主要有ABEL-HDL、AHDL和VHDL。1.2EDA技術的發展可將EDA技術分為三個階段。（1）七十年代為CAD階段，人們開始用計算機輔助進行IC版圖編輯、PCB布局布線，取代了手工操作，產生了計算機輔助設計的概念。（2）八十年代為CAE階段，與CAD相比，除了純粹的圖形繪制功能外，又增加了電路功能設計和結構設計，并且通過電氣連接網絡表將兩者結合在一起，實現了工程設計，這就是計算機輔助工程的概念。CAE的主要功能是：原理圖輸入，邏輯仿真，電路分析，自動布局布線，PCB后分析。（3）九十年代為ESDA階段，盡管CAD/CAE技術取得了巨大的成功，但并沒有把人從繁重的設計工作中徹底解放出來。在整個設計過程中，自動化和智能化程度還不高，各種EDA軟件界面千差萬別，學習使用困難，并且互不兼容，直接影響到設計環節間的銜接。基于以上不足，人們開始追求：貫徹整個設計過程的自動化，這就是ESDA即電子系統設計自動化。 1.3EDA技術的發展趨勢目前的EDA產業正處在一場大變革的前夕，對更低成本、更低功耗的無止境追求和越來越短的產品上市壓力正迫使IC供應商提供采用0.13μm或以下的千萬門級的系統芯片，而這些系統芯片的高復雜性設計更加依賴于EDA供應商提供全新的設計工具和方法以實現模擬前后端、混合信號和數字電路的完全整合。然而，這些新的需求為當代EDA工具和設計方法帶來了不少新的挑戰與機會。例如，如何在工藝上防止模擬電路與數字電路之間的干擾；現有的大部份EDA工具最多只能處理百萬門級設計規模，隨著IC設計向千萬門級以上規模發展，現有EDA工具和方法必須進行升級。如何融合各EDA供應商的工具，以便向IC設計界提供更高效能和更方便的RTL-to-GDSII或Conc-ept-to-GDSII整合設計環境；為保證深亞微米(0.13μm或以下)和更低內核工作電壓(1.8V或以下)時代的信號完整性和設計時序收斂，必須采用新的設計方法。從目前的EDA技術來看，其發展趨勢是政府重視、使用普及、應用廣泛、工具多樣、軟件功能強大。中國EDA市場已漸趨成熟，不過大部分設計工程師面向的是PCB制板和小型ASIC領域，僅有小部分（約11%）的設計人員開發復雜的片上系統器件。為了與臺灣和美國的設計工程師形成更有力的競爭，中國的設計隊伍有必要引進和學習一些最新的EDA技術。在信息通信領域，要優先發展高速寬帶信息網、深亞微米集成電路、新型元器件、計算機及軟件技術、第三代移動通信技術、信息管理、信息安全技術，積極開拓以數字技術、網絡技術為基礎的新一代信息產品，發展新興產業，培育新的經濟增長點。要大力推進制造業信息化，積極開展計算機輔助設計（CAD）、計算機輔助工程（CAE）、計算機輔助工藝（CAPP）、計算機機輔助制造（CAM）、產品數據管理（PDM）、制造資源計劃（MRPII）及企業資源管理（ERP）等。有條件的企業可開展“網絡制造”，便于合作設計、合作制造，參與國內和國際競爭。開展“數控化”工程和“數字化”工程。自動化儀表的技術發展趨勢的測試技術、控制技術與計算機技術、通信技術進一步融合，形成測量、控制、通信與計算機（M3C）結構。在ASIC和PLD設計方面，向超高速、高密度、低功耗、低電壓方面發展。外設技術與EDA工程相結合的市場前景看好，如組合超大屏幕的相關連接，多屏幕技術也有所發展。中國自1995年以來加速開發半導體產業，先后建立了幾所設計中心，推動系列設計活動以應對亞太地區其它EDA市場的競爭。半導體工藝的每一次躍升都促使EDA工具改變自己，以適應工藝的發展；反過來EDA工具的進步又推動設計技術的發展。可以說EDA工具是IC設計產業的背后推手。系統芯片（SOC）正在迅速地進入主流產品的行列。由此引發的“芯片就等于整機”的現象，將對整個電子產業形成重大的沖擊。種種跡象表明，整個電子產業正在醞釀著一場深刻的產業重組，這將為許多新興的企業提供進入這一行業的最佳。2、總體方案設計2.1設計內容要求設計一個自動飲料售賣機。假定每瓶飲料售價為2.5元，可使用兩種硬幣，即5角和1元，機器有找零功能。機器設計有2個投幣孔，可用2個按鍵來代替。還設有2個輸出孔，分別輸出飲料和找零，提示用戶取走飲料和零錢。2.1設計方案比較方案一：如選擇PLC來實現自動飲料售賣機電路的設計，PLC的選擇是PLC控制系統的核心部件，FP1-C24型號PLC電源采用+24V電源供電，采用RS232接口與PC機通信，工作方式選擇開關有RUNPEMOTE和PROG三種方式及指示燈，用C24型的輸入端子為8點，而輸出端子為16點，供電均為直流24V，編程工具為連接插座RS422口，波特率選擇開關有19200bps。分配I/O點后繪制圖并仿真實現飲料機的自動售賣。這種方案技術成熟，應用得較為廣泛，在傳統的飲料售賣機設計各部分電路實現起來都很復雜，結構比較不容易掌握。其分析框圖如圖2-1：圖2-1PLC原理實現框圖方案二：由單片機AT89S52來實現自動飲料售賣機的設計，外圍電源采用+5V電源供電，時鐘由12MHZ的晶振產生。這種方案，結構簡單容易掌握，各部分電路實現起來都非常容易，在傳統的自動飲料售賣機的設計中也應用得較為廣泛，技術成熟。其原理框圖如圖2-2：電源供電電路電源供電電路時鐘產生電路按鍵控制電路控制飲料閘門打開控制找補閘門打開AT89S52單片機 圖2-2單片機原理實現框圖方案三：基于現場可編程邏輯門陣列FPGA，通過EDA技術，采用VerilogHDL硬件描述語言實現自動飲料售賣機電路的設計。程序設計思想為：對輸入信號采用時鐘、復位、一元信號和五角信號組合，再通過組合邏輯電路輸出(輸出half/selldollar和collect)，結果狀態。其框圖如圖2-3：圖2-3EDA原理實現框圖2.3方案論證通過方案一、二、三的比較，可以看出方案一、二的設計使用分立元件電路較為多，因此會增加電路調試難度，PLC從成本上考慮不可取，輸入、輸出繼電器、內部輔助繼電器、定時器、計數器等器件太多，一般在較復雜的控制系統中使用。單片機是基于指令工作的，同樣的激勵到達單片機后，單片機首先要判斷，然后讀取相應的指令，最后做出相應，這每一步都是需要在單片機的時鐘驅動下一步步的進行。以上兩方案電路的不穩定性也會隨之增加，而采用FPGA芯片實現的電路，器件少且在整體性上較好，在信號的處理和整個系統的控制中,FPGA的方案能大大縮減電路的體積,提高電路的穩定性。此外其先進的開發工具使整個系統的設計調試周期大大縮短，一般來講，同樣的邏輯，基于FPGA要比基于單片機要快很多，因為它們工作的原理是完全不同的。而基于FPGA則是把相應的邏輯“暫時”固化為硬件電路了，它對激勵做出的響應速度就是電信號從FPGA的一個管腳傳輸到另一個管腳的傳輸速度，當然這指的是邏輯，同時電信號也要在芯片內進行一些電容的充放電動作，但這些動作都是非常非常快的。

2.4方案選擇結合自動飲料售賣機的整體性能的提升，也對其各個部件的性能提出了更高的要求，尤其在現代SOC技術的引領下，人們對低成本、高實時、高可靠、高穩定的性能更加青睞，結合本設計的要求及綜合以上比較的情況，我們選擇了基于FPGA的自動飲料售賣機電路方案。3、單元模塊設計與實現3.2供電電路本設計中使用到了一個+5v供電電源，如圖3-1所示圖3-1+5V供電電源圖3.3復位電路在上電或復位過程中，控制CPU的復位狀態：這段時間內讓CPU保持復位狀態，而不是一上電或剛復位完畢就工作，防止CPU發出錯誤的指令、執行錯誤操作，也可以提高電磁兼容性能。無論用戶使用哪種類型的FPGA芯片,總要涉及到復位電路的設計。而復位電路設計的好壞,直接影響到整個系統工作的可靠性。許多用戶在設計完系統,并在實驗室調試成功后,在現場卻出現了“死機”、“程序走飛”等現象,這主要是復位電路設計不可靠引起的。手動按鈕復位需要人為在復位輸入端RESET上加入高電平。一般采用的辦法是在RST端和正電源VCC之間接一個按鈕。當人為按下按鈕時，則VCC的+5V電平就會直接加到RESET端。手動按鈕復位的電路如圖3-2所示。由于人的動作再快也會使按鈕保持接通達數十毫秒，所以，完全能夠滿足復位的時間要求。圖3-2復位電路圖4、系統設計詳細說明 本設計由現場可編程門矩陣（FPGA）作為控制芯片，通過VerilogHDL硬件描述語言設計，設計思想如下：設每個時鐘周期為100ns，開始運行100ns系統復位，到550ns時，輸入5個halfyuan(wujiao)信號，get和sell_out信號出現告電平，持續100ns，表示賣出和取飲料信號。第三組開始輸入信號：在1050ns且為上升沿時，1個one_yuan(yiyuan)高電平，后接著倆halfyuan(wujiao)高電平，又一個One_yuan(yiyuan)高電平，Half_out/get和sell_out信號出現告電平持續100ns，表示分別有賣出、找零和取飲料信號。在1850ns時第5組測試數據開始，同時為時鐘上升沿，分別有三個halfyuan(wujiao)和一個one_yuan(yiyuan)高電平，滿足輸出，get、sell_out同時為高，持續100ns,表示分別賣出和取飲料信號。4.1Verilog程序源代碼modulesell(yi_yuan,wu_jiao,get,half_out,sell_out,reset,clk);parameteridle=0,half=1,one=2,two=3,three=4;inputyi_yuan,wu_jiao,reset,clk;outputget,half_out,sell_out;regget,half_out,sell_out;reg[2:0]s;always@(posedgeclk)

beginif(reset)//復位信號為高時強行復位beginsell_out=0;get=0;half_out=0;s=idle;endelsecase(s)//五角硬幣的個數idle:beginsell_out=0;get=0;half_out=0;if(wu_jiao)s=half;//投入一個五角硬幣elseif(yi_yuan)s=one;//投入一個一元硬幣（即：相當于跳到兩個五角硬幣）endhalf:beginif(wu_jiao)s=one;//投入兩個五角硬幣elseif(yi_yuan)//投入一個一元硬幣（即：加上一次的一個五角硬幣，相當于三個五角硬幣）s=two;endone:beginif(wu_jiao)s=two;//投入三個五角硬幣elseif(yi_yuan)s=three;//再投一個一元硬幣（即：相當于跳到四個五角硬幣）endtwo:beginif(wu_jiao)s=three;//投入四個五角硬幣elseif(yi_yuan)//再投入一個一元硬幣（即：加上一次的三個五角硬幣，相當于五個五角硬幣，送出飲料）beginsell_out=1;get=1;s=idle;endendthree:beginif(wu_jiao)//投入五個五角硬幣（送出飲料）beginsell_out=1;get=1;s=idle;endelseif(yi_yuan)//再投一個一元硬幣（即：相當于六個五角硬幣，送出飲料再退五角的硬幣）beginsell_out=1;get=1;half_out=1;s=idle;endenddefault:beginsell_out=0;get=0;half_out=0;s=idle;endendcaseendendmodule4.2仿真前波形及分析仿真波形前分析，每個時鐘周期為100ns，如圖：在100ns系統復位，到550ns時，輸入5個wu_jiao信號，get和sell_out信號出現告電平，持續100ns，表示賣出和取飲料信號。第三組開始輸入信號：在1050ns且為上升沿時，1個yi_yuan高電平，后接著倆wu_jiao高電平，又一個yi_yuan高電平，half_out/get和sell_out信號出現告電平持續100ns，表示分別有賣出、找零和取飲料信號。在1850ns時第5組測試數據開始，同時為時鐘上升沿，分別有三個wu_jiao和一個yi_yuan高電平，滿足輸出，get、sell_out同時為高，持續100ns,表示分別賣出和取飲料信號。4.3仿真波形當投入五個五角的硬幣時，送出一瓶飲料，如圖4-1圖4-1波形圖當投入硬幣不足（兩個五角，一個一元）時無飲料送出，如圖4-2圖4-2波形圖當投入三個五角，一個一元硬幣時，有飲料送出，如圖4-3圖4-3波形圖投入四個五角硬幣，一個一元硬幣時，有飲料送出，并找回五角硬幣，如圖4-4圖4-4波形圖投入三個一元硬幣時有飲料送出且找回五角硬幣，當有復位信號時系統強行復位，此時無論有無信號硬幣投入，售賣機都沒反應，如圖4-5圖4-5波形圖4.4定時器原理圖多諧振蕩器是一種自激振蕩器，接通電源后不需要外加觸發信號便能自動產生矩形脈沖。電路由一個555B芯片、兩個電阻和兩個電容組成，通過電阻給電容C3充電、放電的過程來產生振蕩，從而輸出矩形脈沖。電源VCC先通過R9，R10給C3充電，使電容C3從0V充電到2Vcc／3，接著從2Vcc／3放電到VCC／3，又再從VCC／3充電到2Vcc／3，電容C3形成周期性的充放電過程，從而在555的輸出端out形成周期性的矩形脈沖波，構成多諧振蕩器。本設計可產生1KHZ的脈沖電路，如圖4-6圖4-61KHZ脈沖圖4.5RLT級原理圖系統級設計還包括是RTL設計，一般來說，系統級設計只用于仿真，驗證系統功能，筒倉不支持綜合，因此需要進行RTL設計。RTL：寄存器級的基本部件是寄存器、計數器、多路復用器和算術邏輯單元(ALU)，這些基本部件有時也稱為功能塊。寄存級的基本部件通常采用真值表和狀態來表示。本設計的RTL描述如圖4-7所示：圖4-7RLT級原理圖4.5仿真后分析仿真后圖形分析：采用系統函數隨機產生測試數據，在100ns時系統復位，在150ns時測試數據有效，輸入5個wu_jiao信號，在550ms時滿足輸出，但在650ns時輸出get、sell_out同時為高，持續100ns，布局布線后信號產生遲延為100ns，在650ns到950ns中輸入3個wu_jiao和一個yi_yuan信號，在950ns使滿足輸出，但在1050ms時產生輸出，get、sell_out同時為高，持續100ns，在1050ns到1350ns中輸入2個wu_jiao2個yi_yuan信號，在1350ns時滿足輸出，但在1450ns時輸出get、half_out、sell_out同時為高，持續100ns，通過以上分析可以知道，經過綜合后，信號產生了100ns的時間遲延，狀態符合設計要求。設計初步符合設計要求。EDA試驗箱的實驗：經過以上前仿真，綜合，然后布局布線，后仿真，前、后仿真驗證成功后，下載到FPGA實驗箱,成功得到led顯示，與上面的仿真波形相對應，與設計思想吻合，實驗部分已經成功，下面是原理圖的繪制，如圖4-8所示圖4-8-1原理圖圖4-8-2原理圖5、FPGA器件介紹 FPGA(Field－ProgrammableGateArray)可以達到比PLD更高的集成度，它是在PAL、GAL、EPLD等可編程器件的基礎上進一步發展起來的，具有更復雜的布線結構和邏輯實現。PLD器件和FPGA的主要區別在于PLD是通過修改具有固定內連電路得邏輯功能來進行編程，而FPGA是通過修改一根或多根分割宏單元的基本功能塊的內連線的布線來進行編程。它一般由可嵌入式陣列塊（EAB）、邏輯陣列塊（LAB）、快速互聯通道(FastTrack)、IO單元（IOE）組成。AlterCycloneII采用全銅層、低K值、1.2伏SRAM工藝設計，裸片尺寸被盡可能最小的優化。采用300毫米晶圓，以TSMC成功的90nm工藝技術為基礎，CycloneII器件提供了4,608到68,416個邏輯單元（LE），并具有一整套最佳的功能，包括嵌入式18比特x18比特乘法器、專用外部存儲器接口電路、4kbit嵌入式存儲器塊、鎖相環（PLL）和高速差分I/O能力。CycloneII器件擴展了FPGA在成本敏感性、大批量應用領域的影響力，延續了第一代Cyclone器件系列的成功。由于FPGA是基于查找表（LUT）結構的器件，且每個LAB由10個LE組成，一個LE由LUT和寄存器組成，適合于時序邏輯電路的設計。7、總結 7.1設計小結在本次設計中，我們完成本系統設計的要求及功能。在設計開始前我們對各個模塊進行了詳細的分析和設計準備工作，設計過程中，我們相互協調，積極參與完成技術實現的難點。這次課程設計是采用可編程邏輯器件進行設計，在完成設計的仿真和硬件驗證的基礎上，進行外圍電路的設計，系統的調試，這次的課程設計使我更進一步學習認識了EDA數字系統設計的知識，Verilog語言的鞏固，另外Modelslimes6.0、Leonardospectrum、MAX+PLUS210.0等軟件的應用，EDA實驗箱的配置等一系列的學習與應用，不僅學到了很多新的知識，而且又鞏固了以前的老概念，在進行代碼編寫的時候，熟悉了Verilog語言的格式及用法，在仿真及綜合的時候學會了怎樣檢查代碼的語法或是用法的不正確，進行EDA實驗箱的應用時又學會了怎樣配置 FPGA及管腳的對應，在繪制系統原理圖是又一步一步學習了Portal的用法及連線，各種庫文件的調用，生成PCB版圖的方法等，總的在這次的課程設計的過程中學到了很多EDA電子電路設計的關聯的知識，令我的知識更加豐富，在FPGA方面的知識更加的得到鞏固。7.2設計收獲通過本次設計，我們在對EDA這門技術上有了更深刻的認識，也從實踐的例子中去感受到了EDA設計給我們設計帶來的改變與進步。還掌握了QuartusII軟件的使用，從一開始的源代碼和測試代碼的編寫我已經感覺到這次課程設計的重要與必要，所以我很認真的完成了這次的任務，就自己的分工來說，卻是感覺到Verilog知識的不足與欠缺。我這次是負責代碼的編寫與最后原理圖的繪制，代碼來說是比較輕松的，因為自己也有一些有關EAD電子設計關于自動售貨機的資料，再結合這次課程設計的要求，綜合自己所學的知識，根據資料上的一些總的框架，編寫出了程序源代碼與測試代碼，經過Modelslimes6.0、Leonardospectrum、MAX+PLUS210.0的仿真與綜合，發現有問題的地方及時改掉，經過反復的操作終于達到目的，再后仿真時經常遇到錯誤，不是沒有波形就是沒有延遲，或者是波形不能完整出現，發現是測試代碼的不正確造成，但還需要在前仿真正確的前提下改正，經過仔細的觀察終于完成正確的后仿真，基本完成設計要求，但在后面的portal應