浮點LMS算法的FPGA實現引言

LMS(最小均方)算法因其收斂速度快及算法實現簡單等特點在自適應濾波器、自適應天線陣技術等領域得到了十分廣泛的應用。為了發揮算法的最佳性能，必須采用具有大動態范圍及運算精度的浮點運算，而浮點運算的運算步驟遠比定點運算繁瑣，運算速度慢且所需硬件資源大大增加，因此基于浮點運算的LMS算法的硬件實現一直以來是學者們研究的難點和熱點。文獻[1]提出了一種適合于FPGA(現場可編程門陣列)實現的自定義24位浮點格式和一種高效結構的多輸入FPA(浮點加法器)，這種結構的多輸入FPA與傳統的級聯結構相比不僅可增加運算速度，還能大量減少所需的硬件資源。本文正是基于這種高效結構的多輸入FPA，在FPGA上成功實現了基于浮點運算的LMS算法。測試結果表明，實現后的LMS算法硬件資源消耗少、運算速度快且收斂性能與理論值相近。1浮點運算單元的設計1.1浮點加法器的設計一般說來，雙輸入浮點加法器需要以下操作步驟：a)對階操作：比較指數大小，對指數小的操作數的尾數進行移位，使操作數的階碼相同。b)尾數相加：對對階后的尾數進行加(減)操作。c)規格化：規格化有效位并且根據移位的方向和位數修改最終的階碼。在用FPGA進行數字信號處理的系統中，一般處理的數據都是經A／D采樣送出的信號，其分辨率一般取12～16位，取18位有效位數即可滿足絕大多數的情況。同時，目前FPGA芯片內集成的乘法器均是18×18位的硬核。據此，文獻[1]自定義了一種24位的浮點數據格式。該格式的浮點數所表示的具體值可用下面的通式表示：

式中：m為18位補碼數。小數點定在最高位與次高位之間，這樣m即表示-1～1之間的小數；e為6位補碼數，范圍為-32～31。且規定當m=0，e=-32時值為0。傳統的多輸入浮點加法器結構如圖2所示。以8輸人為例，需要7個雙輸入FPA通過3級級聯而成。這種結構的算法的順序時延含有大量的重復步驟。如3級雙輸入FPA運算就有3次相同的規格化操作，如果將3級規格化操作用1級操作來代替，不僅可大大縮短運算時延，還可減少所需硬件資源。基本運算單元不再是傳統的雙輸入FPA，而是根據FPA的一般運算步驟構造的算法結構，通過大量采用并行運算從而大大減小運算時延。以8輸入的對階操作為例，改進算法的8輸入對階操作只需順序進行3級比較操作、1級減法操作及1級移位操作即可完成；而采用圖2所示的并行算法，則需順序進行3級比較操作、3級減法操作及3級移位操作，相對于改進算法來說增加了2級順序減法操作及2級移位操作時延。1.2浮點乘法器的設計浮點乘法器與浮點加法器相比，不需要對階等系列操作，實現起來相對簡單示。首先將輸人數據的18位補碼直接相乘得36位乘法結果，由于尾數的小數點定在最高位與次高位之間，相乘結果的絕對值小于1，故截取第35～18位為尾數乘法結果。尾數乘法結果與相加后的指數一起進行規格化輸出即完成浮點乘法功能。2浮點LMS算法的FPGA實現2.1LMS算法的一般步驟Widrow和Hoff在1960年提出了LMS算法，它是取單個誤差樣本平方的梯度作為均方誤差梯度的估計，算法的步驟如下：

式(2)～式(5)中：y(n)為輸出信號；X(n)為輸入矢量；W(n)為抽頭系數矢量；r(n)為參考信號；e(n)為誤差信號；▽(n)為梯度矢量；μ為步長因子。由式(2)～式(5)可知，LMS算法的所有運算均由加法及乘法操作組成，易于硬件實現。算法步驟其實為遞推公式，且步驟中多處需進行多輸入加法操作，這樣，采用高效結構的多輸入浮點加法器即可大量節約硬件資源并提高運行速度。2.2算法的FPGA實現采用浮點LMS算法對自適應橫向濾波器進行了實現。輸入信號為500kbit／s的偽隨機序列加高斯白噪聲，采樣頻率為4MHz，采樣數據為18位補碼，共7級抽頭系數。這樣，由式(2)～式(5)可知，將第1步(式(2))、第2步(式(3))組合起來則需并行進行7個乘法操作，再進行一次8輸入的加法操作；第3步(式(4))為并行進行7個乘法操作；第4步(式(5))需并行進行7個加法操作，其中肛取2-5，則其乘法操作在FPGA實現時可用移位操作代替。采用的開發環境為ISE7．li，編程語言為VHDL，綜合工具為Synplicity7.0，仿真工具為Modelsim6.0，FPGA處理時鐘頻率為64MHz。基于浮點運算的LMS算法所需硬件資源較少，運算速度高(最高時鐘頻率大于64MHz)，可以滿足系統設計要求。不同信噪比條件下FGPA實現后的仿真結果與理論仿真結果的對比圖。由圖中可清楚地看出，在FPGA上實現的浮點LMS算法的收斂性能與理論值非常接近。3結束語LMS算法的理論雖然十分成熟，但浮點LMS算法的硬件實現因浮點運算單元的硬件資源消耗大、運算速度慢等缺點，