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第第頁FPGA時序約束之Skew講解3Skew講解

針對第2章節時序路徑中用到skew，在本章再仔細講解一下。

Skew分為兩種情況：一是positiveskew（上升沿偏斜），一是negativeskew（下降沿偏斜）。

positiveskew（上升沿偏斜）可以參考下圖表示，實際上是增加了后一級（寄存器）的觸發時間。比如寄存器1產生數據后，寄存器2在Tclk+Tskew后才能采集到數據。

相比于positiveskew（上升沿偏斜），negativeskew（下降沿偏斜）相當于減少了后一級寄存器的觸發時間，比如寄存器1產生數據后，寄存器2在Tclk-Tskew后就能采集到數據。可通過下圖理解：

針對于第2章（FPGA）時序約束理論篇講解的時序路徑（包括公式計算），可以用下面這個圖來表示時序關系就更加容易理解。其中直觀的表現了要減去Tskew的原因。

Tclk≥Tco+T（logic）+Trou（te）+Tsetup-Tskew

NOTE:

1.在系統穩定后，均是是positiveskew的狀態，但即便是positiveskew，綜合工具在計算時序時，也不會把多出來的Tskew算進去。相當于還是按照嚴格標準去滿足時序；

2.對于同步設計Tskew可忽略(認為其值為0)，因為FPGA中的（時鐘）樹會盡量保證到每個寄存器的延遲相同。

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