集成電路設計的系統第1頁，課件共104頁，創作于2023年2月ICCAD系統概述ICCAD系統的發展第一代：60年代末：版圖編輯和檢查第二代：80年代初：原理圖輸入、邏輯模擬向下第三代：從RTL級輸入向下，包括行為仿真、行為綜合、邏輯綜合等流行的CAD系統：Cadence,MentorGraphics,Viewlogic,Compass，Panda等

ICCAD系統的理想作用：實現完全的自動化設計，設計出各種各樣的電路第2頁，課件共104頁，創作于2023年2月ICCAD系統的實際作用設計信息輸入：語言輸入編輯工具高層次描述的圖形輸入工具：VHDL功能圖輸入、邏輯圖/電路圖輸入編輯、版圖輸入編輯設計實現：綜合器設計驗證：驗證系統/電路符合功能/性能要求及設計規則要求模擬器進行模擬（仿真）分析設計規則的檢查什么是模擬？對于設計輸入抽象出模型，施加外部激勵，觀察輸入，進行判斷第3頁，課件共104頁，創作于2023年2月整個設計過程就是把高層次的抽象描述逐級向下進行綜合、驗證、實現，直到物理級的低層次描述，即掩膜版圖。各設計階段相互聯系，例如，寄存器傳輸級描述是邏輯綜合的輸入，邏輯綜合的輸出又可以是邏輯模擬和自動版圖設計的輸入，版圖設計的結果則是版圖驗證的輸入。

ICCAD系統介入了包括系統功能設計、邏輯和電路設計以及版圖設計等在內的集成電路設計的各個環節第4頁，課件共104頁，創作于2023年2月主要內容系統描述及模擬綜合邏輯模擬電路模擬時序分析版圖設計的CAD工具計算機輔助測試技術器件模擬和工藝模擬第5頁，課件共104頁，創作于2023年2月系統描述與模擬：VHDL語言及模擬

VHDL語言出現背景

一種硬件描述語言（hardwaredescriptionlanguage）廣義地說，描述電子實體的語言：邏輯圖，電路圖

大規模電路的出現:邏輯圖、布爾方程不太適用需要在更高層次上描述系統

出現多種HDL語言，為便于信息交換和維護，出現工業標準

第6頁，課件共104頁，創作于2023年2月通常指高層設計階段描述硬件HDL語言的特點抽象地進行行為描述結構化語言：可以描述電子實體的結構多層次混合描述既可被模擬，又可被綜合能提供VHDL模擬器的公司：Cadence、MentorGraphics、Viewlogic、Synopsys等大型EDA公司和CLSI、Model-Technology、Vantage等專門公司

Verilog第7頁，課件共104頁，創作于2023年2月VHDL語言基本概念：描述硬件電路，可以抽象地表示電路的行為和結構（完成什么功能，怎樣組成）作用：對IC設計，支持從系統級到門和器件級的電路描述，并具有在不同設計層次上的模擬驗證機制可作為綜合軟件的輸入語言，支持電路描述由高層向低層的轉換建模機制、模擬算法、模擬環境第8頁，課件共104頁，創作于2023年2月建模機制基本結構行為描述結構描述

第9頁，課件共104頁，創作于2023年2月VHDL語言的建模機制

——基本結構

一個硬件單元在VHDL中看作一個設計實體實體外觀實體說明：實體命名，實體與外部環境的接口描述，未涉及其內部行為及結構實體功能在結構體中實現

結構體：實體的輸入-輸出關系，實體的結構和行為描述對應一個實體說明可以有多個結構體，不同的實現方案第10頁，課件共104頁，創作于2023年2月第11頁，課件共104頁，創作于2023年2月功能描述：行為描述數據流描述結構描述混合描述第12頁，課件共104頁，創作于2023年2月Architecturebehavioralofhalf_adderis行為描述：描述外部行為beginprocessSUM<=A+B;CO<=AandB;waitonA,B;endprocess;endbehavioral;Architecturebehavioralofhalf_adderis數據流描述，未涉及具體結構beginSUM<=A+B;CO<=AandB;endbehavioral;第13頁，課件共104頁，創作于2023年2月Architecturebehavioralofhalf_adderiscomponentXOR 元件的外觀說明（表示符號，與實體不同）

port( I1:instd_logic I2:instd_logic O1:outstd_logic);endcomponent;componentAND2port( I1:instd_logic I2:instd_logic O1:out_std_logic);endcomponent;begin U1:XORportmap(A,B,SUM);元件引用，生成例元(標號：元件名 端口映射) U2:AND2portmap(A,B,CO);endbehavioral;第14頁，課件共104頁，創作于2023年2月VHDL語言的建模機制

——行為描述電子實體中的行為：反映信號的變化、組合和傳播行為的特點是信號的延遲和并行性

VHDL中描述行為的基本單位是進程，由進程語句描述。

第15頁，課件共104頁，創作于2023年2月進程之間是并行的，進程內部是順序執行的。進程語句本身由一系列的順序語句組成，順序語句發生在該進程被激活的同一時刻第16頁，課件共104頁，創作于2023年2月信號：各進程之間的通信，數據通路。信號的狀態可能影響與信號相關的進程的狀態信號賦值：模擬周期：在時刻t，從一些信號更新、若干進程被激活到進程被掛起信號在一個模擬周期完成求值，延遲td后更新值，

td是信號延遲，也稱DELTA延遲，在同一模擬時刻，發生t,t+td

，t+2td，….多個模擬周期第17頁，課件共104頁，創作于2023年2月進程并行：每個進程僅在滿足一定條件的某個時刻被激活，同一時刻可以有多個進程被激活對于串行機，模擬時鐘在每個時刻停下，直到每個時刻被激活進程全被處理完第18頁，課件共104頁，創作于2023年2月延遲描述：反映時序，建立精確的電路硬件模型什么是延遲？傳輸延遲慣性延遲：輸入信號在指定延遲時間內保持不變，元件的輸出端才有響應。進程為行為的基本單元信號作為系統進程之間的數據通路各進程并行執行第19頁，課件共104頁，創作于2023年2月VHDL語言的建模機制

——結構描述結構描述：若干部件用信號線互連形成一個實體部件：對某元件的調用（例元）一個結構體由若干例元互連而成元件：某個實體的某種結構，只有外觀說明（元件說明語句）一個元件說明，代表一種類型的元件，是一個符號元件調用：元件例化語句<例元標號>:<元件名><外觀映射表>結構描述中的信號：連接例元，值傳遞

例元的輸出值變化會影響以此信號為輸入的其他例元元件例化語句可以并行第20頁，課件共104頁，創作于2023年2月Architecturebehavioralofhalf_adderiscomponentXOR 元件的外觀說明（表示符號，與實體不同）

port( I1:instd_logic I2:instd_logic O1:outstd_logic);endcomponent;componentAND2port( I1:instd_logic I2:instd_logic O1:out_std_logic);endcomponent;begin U1:XORportmap(A,B,SUM);元件引用，生成例元(標號：元件名 端口映射) U2:AND2portmap(A,B,CO);endbehavioral;第21頁，課件共104頁，創作于2023年2月元件配置元件例化語句生成例元引用的是元件，不是實體，實體結構中的例元應該同實在的實體設計相對應，進行元件配置，指出使用的實體和結構體

FOR<元件標號>:<元件名>USEENTITY<庫名>.<實體名>（結構名）標號例元所引用的元件對應于某指定庫的某實體和某結構體第22頁，課件共104頁，創作于2023年2月

Architecturestructural_viewOFfull_adderISComponenthalf_adder PORT(in1,in2:INStd_logic;sum,carry:OUTStd_logic);EndComponent;Componentor_gatePORT(in1,in2:INStd_logic;sum,carry:OUTStd_logic);EndComponent;Signala,b,c:Std_logic; 說明連接元件所用的內部信號Beginu1:half_adderPORTMAP(x,y,b,a);u2:half_adderPORTMAP(c_in,b,sum,c);u3:or_gatePORTMAP(c,a,c_out);Endstructural_view;第23頁，課件共104頁，創作于2023年2月Configurationpartsoffull_adderISForstructural_viewForu1,u2:half_adder USEENTITYWORK.half_adder(behav);EndFor;Foru3:or_gate USEENTITYWORK.or_gate(arch1);EndFor;EndFor;Endparts;

實體FULL_ADDER的配置，命名為PARTS，采用結構體structural_view作為實體full-adder的結構體，該結構體中例化的兩個元件u1，u2采用實體half-adder，結構體behav來源于WORK庫，u3采用實體or-gate，結構體arch1來源于WORK庫第24頁，課件共104頁，創作于2023年2月VHDL語言的模擬算法面向事件的模擬算法：同一時刻活躍信號占全部信號的15%，為提高效率，僅對發生事件的信號進行計算，對于不發生事件的信號則不進行計算幾個概念什么是事件？信號的邏輯值發生變化動態的全局事件表：記錄信號事件和時間事件，可更新。

信號事件：信號驅動產生的事件；時間事件：進程由于等待時間條件而掛起的事件激活進程：與電路中某變化的信號相關的進程，相應的信號稱為敏感信號。進程可以被敏感信號、等待時間、激活條件激活。第25頁，課件共104頁，創作于2023年2月開始激活所有進程讀入激勵信號記入全局事件表產生新的信號事件記入事件表；時間等待事件記入事件表；進程掛起當前時刻所有激活進程模擬完？增加事件最小時間間隔否施加新的輸入信號根據全局事件表更新相應的信號執行被激活的進程否存在被激活的進程？是無全局事件表空？是是用戶：語言輸入，模擬器模擬第26頁，課件共104頁，創作于2023年2月綜合概念：從設計的高層次向低層次轉換的過程，是一種自動設計的過程一種專家系統分類：系統級綜合高級綜合RTL級綜合：行為綜合（軟件：Synopsys，Ambit）邏輯綜合物理綜合（邏輯圖或電路圖到版圖，嚴格說應該是同級驅動）第27頁，課件共104頁，創作于2023年2月高級綜合

設計的算法級描述轉換為RTL級描述核心：分配（ALLOCATION）和調度（SCHEDULING）分配：給定性能、面積/功耗條件下，確定硬件資源：執行單元、存儲器、控制器、總線等，產生數據通道調度：確定這些結構的操作次序根據控制流圖和調度中產生的狀態信息，利用傳統的RTL/邏輯綜合技術綜合出控制器部分目標：找到代價最小的硬件結構，使性能最佳第28頁，課件共104頁，創作于2023年2月綜合過程：

輸入的行為描述編譯

中間數據結構

數據流綜合子系統、控制流綜合子系統數據通道和控制部分（RTL級網表）模擬驗證

RTL兩級工藝映射工藝相關的結構

邏輯圖自動生成邏輯圖模擬驗證綜合系統組成：編譯器、模擬器、數據流綜合子系統、控制流綜合子系統、工藝映射系統邏輯圖自動生成系統第29頁，課件共104頁，創作于2023年2月

工藝映射：已知工藝無關的結構描述、目標工藝及一組設計約束，在滿足設計約束條件下，在物理域上實現同一層次的結構描述。（不丟結構信息，增加工藝數據）

算法級不適用，RTL級（宏單元），邏輯級（標準單元或門陣單元、FPGA、PLD等）第30頁，課件共104頁，創作于2023年2月第31頁，課件共104頁，創作于2023年2月綜合中的優化問題（黑箱）：資源共享、連接優化、時鐘分配等優化目標：面積、速度、功耗、可測試性第32頁，課件共104頁，創作于2023年2月邏輯綜合概念：由給定的邏輯功能和性能要求，在一個包含許多結構、功能、性能已知的邏輯元件的邏輯單元庫支持下，確定出由一定邏輯單元組成的邏輯結構

輸入：邏輯設計描述；輸出：邏輯網表或邏輯圖第33頁，課件共104頁，創作于2023年2月綜合過程：

1.設計描述

2.設計編譯

3.邏輯化簡和優化：完成邏輯結構的生成與優化，滿足系統邏輯功能的要求。

4.利用給定的邏輯單元庫進行工藝映射，對生成的邏輯網絡進行元件配置，進而估算速度、面積、功耗，進行邏輯結構的性能優化

5.得到邏輯網表第34頁，課件共104頁，創作于2023年2月綜合中的優化問題（黑箱）：優化目標：面積、速度、功耗、可測試性可綜合的輸入描述：VHDL、Verilog、HardwareC第35頁，課件共104頁，創作于2023年2月邏輯模擬邏輯模擬的基本概念：將邏輯設計輸入到計算機，用軟件方法形成硬件的模型，給定輸入波形，利用模型算出各節點和輸出端的波形，判斷正確否主要作用：驗證邏輯功能和時序的正確性分類：根據所模擬邏輯單元規模的大小寄存器傳輸級模擬：總體操作正確性 功能塊級模擬：加法器、計數器、存儲器等門級模擬：基本邏輯單元：門、觸發器等 開關級模擬：晶體管：后仿真主要介紹功能塊級和門級邏輯模擬第36頁，課件共104頁，創作于2023年2月幾個概念什么是邏輯功能？輸入和輸出之間的邏輯關系，不考慮與時間的關系。舉例：什么是時序？考慮與時間的關系，輸入和輸出之間與時間有關系組合邏輯和時序邏輯組合邏輯：輸出只決定于同一時刻各輸入狀態的組合，與以前狀態無關特點：輸入與輸出間無反饋途徑；電路中無記憶單元時序邏輯電路：輸出與輸入狀態有關，還與系統原先狀態有關特點：輸入與輸出間有反饋途徑；電路中有記憶單元第37頁，課件共104頁，創作于2023年2月邏輯模擬（續）設計輸入方法：邏輯綜合的結果；原理圖輸入；邏輯描述語言主要作用：驗證邏輯功能的正確性，真值表（first-step）延遲模擬：時序的正確性，預先檢查是否有尖峰、競爭冒險現象(secondstep)

競爭冒險：從門的輸入到輸出存在延遲，不同門的延遲不同，不同通路上的延遲不同，引起電路出現錯誤的輸出舉例：

兩個路徑在不同時刻到達：競爭；輸出的干擾脈沖：冒險主要環節：邏輯模擬模型、設計輸入、模擬算法第38頁，課件共104頁，創作于2023年2月邏輯模擬模型元件的延遲模型和信號模型元件的延遲模型：檢查時序關系、反映競爭和冒險等現象；調用的門單元中已含有不同延遲模型信息零延遲：檢查邏輯關系正確性，組合邏輯和同步時序單位延遲：邏輯關系正確性指定延遲：不同元件或不同的元件類型指定不同的延遲；指定上升、下降時間；尖峰分析最大-最小延遲：分析競爭慣性延遲：可抑制尖峰

連線延遲：加到門延遲中；門之間加入延遲元件等第39頁，課件共104頁，創作于2023年2月ab1ab12最小延遲=1最大延遲=2第40頁，課件共104頁，創作于2023年2月不同要求的邏輯模擬調用不同的延遲信息快速模擬：驗證邏輯功能單位延遲指定延遲最大或最小延遲詳細模擬：檢查競爭冒險等情況雙延遲模型第41頁，課件共104頁，創作于2023年2月邏輯模擬模型（續）信號模型：邏輯模擬中信號的邏輯值和信號強度信號值:實際電路，邏輯狀態是0和1在邏輯模擬中為了反映信號狀態的過渡過程，模擬出競爭冒險，引入新的狀態值三值模擬0，1，（不定態：記憶元件等未指定的初始態、不可預測的振蕩態、無關態等）真值表檢測靜態冒險（靜態0冒險和1冒險）不能檢測動態冒險

第42頁，課件共104頁，創作于2023年2月

邏輯模擬模型（續）四值模擬0，1，，Z（高阻態：信號與其源斷開后的狀態，如單向開關）真值表五值模擬、八值模擬等，但邏輯狀態過多，模擬速度變慢第43頁，課件共104頁，創作于2023年2月邏輯模擬模型（續）信號強度：處理線連邏輯關系：多個元件輸出信號線直接相連，匯集點與信號的關系

信號強度：信號驅動能力，高強度信號占優勢。

如果強度相等信號值不同，線連點強度不變，信號值未知。第44頁，課件共104頁，創作于2023年2月邏輯描述邏輯圖輸入：復雜電路（專門的輸入編輯工具）對綜合得到的邏輯網表可以直接模擬邏輯描述語言：不同的邏輯模擬器不同 不同的設計層次不同門級邏輯描述：邏輯的詳細細節，門、觸發器等邏輯元件及其相互連接邏輯元件的描述：類型、功能、延遲、負載等連接關系：線路圖可以嵌套，反映層次關系第45頁，課件共104頁，創作于2023年2月以GFLS系統的描述語言為例，AXBAB1XBA1AB1BA1A1B1BANOT：A1＝(A)B1=(B)NAND：AB1=(A，B1) BA1=(B，A1) X=AXB(AB1，BA1)第46頁，課件共104頁，創作于2023年2月邏輯模擬算法編譯方式和表格驅動方式編譯方式將邏輯電路編譯轉換成一組指令代碼。元件按功能編成子程序，按相互間連接關系以一定順序將子程序連成總的可執行程序。元件的計算順序編排輸入端為0級，元件的級數等于所有前級元件最大級數加1；不考慮延遲，只能模擬組合邏輯電路和可忽略競爭冒險的同步時序電路第47頁，課件共104頁，創作于2023年2月邏輯模擬算法（續）表格驅動方式將邏輯電路轉換成表格：電路描述表、元件類型表；元件的扇入扇出表、信號線表考慮延遲，可模擬異步時序采用面向事件模擬：與VHDL模擬算法類似，信號驅動的是元件對于較大規模的電路：

高速邏輯模擬器：軟件硬件化，并行處理，模擬速度提高1000倍第48頁，課件共104頁，創作于2023年2月電路模擬電路設計：根據電路性能確定電路結構和元件參數，

沒有自動設計軟件設計人員根據電路性能要求，初步確定電路結構和元件參數，利用電路模擬軟件進行模擬分析，判斷修改電路模擬：根據電路的拓撲結構和元件參數將電路問題轉換成適當的數學方程并求解，根據計算結果檢驗電路設計的正確性模擬對象：元件優點：不需實際元件、可作各種模擬甚至破壞性模擬第49頁，課件共104頁，創作于2023年2月電路模擬（續）在集成電路設計中起的作用：版圖設計前的電路設計，保證電路正確(包括電路結構和元件參數)有單元庫支持：單元事先經過電路模擬無單元庫支持的全定制設計：由底向上，首先對單元門電路進行電路設計、電路模擬，依此進行版圖設計，直至整個電路后仿真：考慮了寄生參數，由電路模擬預測電路性能典型軟件：SPICE、HSPICE第50頁，課件共104頁，創作于2023年2月以SPICE為例電路模擬的基本功能軟件基本結構電路描述第51頁，課件共104頁，創作于2023年2月電路模擬的基本功能

可處理的元器件：電阻、電容、電感、互感、獨立電流源、電壓源、傳輸線、四種受控源、四種器件（二極管、雙極管、結型場效應管、MOS）等可完成的分析功能：直流分析：典型的是求解直流轉移特性(.DC)，輸入加掃描電壓或電流，求輸出和其他節點（元件連接處）電壓或支路電流；還有.TF、.OP、.SENSE交流分析(.AC)：以頻率為變量，在不同的頻率上求出穩態下輸出和其他節點電壓或支路電流的幅值和相位。噪聲分析和失真分析第52頁，課件共104頁，創作于2023年2月瞬態分析(.TRAN)：以時間為變量，輸入加隨時間變化的信號，計算輸出和其節點電壓或支路電流的瞬態值。溫度特性分析(.TEMP)：不同溫度下進行上述分析，求出電路的溫度特性電路模擬軟件的基本結構五部分組成：輸入處理、元器件模型處理、建立電路方程、方程求解和輸出處理第53頁，課件共104頁，創作于2023年2月電路模擬軟件的基本結構輸入處理：主要完成對輸入文件進行編譯，詞法語法檢查、存儲輸入數據、其他（元件預處理等）模型處理：元器件的數學模型：用數學公式描述器件的電流電壓特性、與物理參數和工藝參數的關系主要是非線性元件的模型：如MOS、BJT、二極管等這些模型編入模型庫，可調用；也可自行定義后加入模型庫電路模擬的精度：模型精度、參數選取第54頁，課件共104頁，創作于2023年2月電路模擬軟件的基本結構（續）建立電路方程根據電路結構、元件參數、分析要求，建立方程依據的基本原理是歐姆定律和基爾霍夫定律（解釋）建立的方法很多，以節點法為例方程求解數值解法：線性代數方程組解法、非線性方程組解法、常微分方程組解法線性電路的直流分析：選主元的高斯消去法或LU分解法非線性電路的直流分析：對非線性元件進行線性化處理，迭代方法交流分析：線性電路、非線性電路，處理同上瞬態分析：常微分方程組，通過數值積分轉換輸出處理：選擇輸出內容和輸出方式（表格和曲線）第55頁，課件共104頁，創作于2023年2月電路描述

較大規模電路，一般用電路圖輸入，相應的編譯程序轉換為電路描述語言再進行模擬。

電路描述語言：描述電路結構、元件參數、器件模型、電路運行環境、分析類型和輸出要求等電路描述前首先要畫好電路圖，節點編號（接地節點零號，其他正整數）SPICE的描述語言：電路拓撲（網表）采用模型（元件屬性）仿真內容控制第56頁，課件共104頁，創作于2023年2月電路描述舉例

CMOSINVERTERDCTRANS.CHARACTERISTICSVCC205VIN10M13122MOD1L=2UW=18UM23100MOD2L=2UW=10U.MODELMOD1PMOSLEVEL=3VTO=1NSUB=2E15UO=166.MODELMOD2NMOSLEVEL=3VTO=1NSUB=2E15UO=550.DCVIN050.1.PLOTDCV(3).END元件語句：元件名與之相連的節點號（D，G，S，G）元件參數(模型名，模型語句與元件語句分開)第57頁，課件共104頁，創作于2023年2月

相比與SPICE，HSPICE特點快速收斂；具有多種精確的器件模型；采用層次化方法命名節點；可以為多種分析類型輸出波形圖；可以依據電路性能要求和測量數據進行參數優化，自動產生模型參數和元器件值；具有良好的建立單元庫的功能；可以進行統計容差分析，分析元件及模型參數變化對電路性能的影響；允許Monto-Carlo分析，支持最壞情況(worse-case)設計第58頁，課件共104頁，創作于2023年2月PSPICE特點允許用戶改變內建器件模型模擬A/DD/A靈活

MC模擬第59頁，課件共104頁，創作于2023年2月作業：1.試述面向事件的模擬算法的基本思路。2.列出邏輯模擬中的主要延遲模型，并給出簡單說明。3.用SPICE模擬軟件模擬一個E/DNMOS反相器的直流輸出特性，請寫出相應的輸入文件。第60頁，課件共104頁，創作于2023年2月時序分析邏輯模擬的基本單元是門或功能塊，一定程度上反映競爭、冒險等現象，模擬速度比SPICE快三個量級，但精度不夠，各節點電流、電壓不知電路模擬的基本單元是晶體管、電阻、電容等元器件，可以較精確地獲得電路中各節點的電壓或電流，但對于較大的電路，很多的迭代求解需要很大的存儲空間和很長的計算時間時序分析介于兩者之間，可提供詳細的波形和時序關系，比SPICE快二個量級，精度低10%，但比帶延遲的邏輯模擬要高得多第61頁，課件共104頁，創作于2023年2月器件級時序分析：基本原理：簡化了器件模型，采用查表技術，關鍵電學量與工作條件的關系以表格形式反映算法上：單步迭代，不求解聯立方程，超松弛牛頓迭代法加速收斂混合模擬：結合三者特點，對影響電路性能的關鍵部分進行電路模擬，其他部分用邏輯模擬和時序分析第62頁，課件共104頁，創作于2023年2月版圖設計的CAD工具版圖設計：根據電路功能和性能要求及工藝限制（線寬、間距等），設計掩膜版圖輸入：可以是原理圖、網表；可以直接編輯版圖輸出：版圖版圖設計的重要性：電路功能和性能的物理實現尺寸減小后，連線延遲直接決定芯片速度。布線方案、從而布局方案很重要——芯片面積、速度第63頁，課件共104頁，創作于2023年2月

版圖設計的目標：連線全部實現，芯片面積最小，性能優化（連線總延遲最小）CAD工具分類（按工作方式分）：自動設計、半自動設計、人工設計；版圖驗證與檢查用的大多是啟發式算法第64頁，課件共104頁，創作于2023年2月版圖的自動設計概念：通過CAD軟件，將邏輯描述自動轉換成版圖描述成熟的自動版圖設計包括基于門陣列、標準單元、PLA的布圖系統，BBL布圖系統也在發展中典型的ICCAD軟件，如Cadence、Mentor、Compass、Panda等設計系統中都有自動版圖設計功能第65頁，課件共104頁，創作于2023年2月自動版圖設計過程邏輯劃分布局布線設計檢驗輸出輸入人機交互單元庫布圖規劃第66頁，課件共104頁，創作于2023年2月自動版圖設計過程（續）邏輯劃分概念：功能劃分原則：功能塊面積和端子數滿足要求，使功能塊數目或總的外連接數最小基本思想：連接度大的元件放在同一功能塊中劃分算法：簡單連接度法、分配法、Lin法等第67頁，課件共104頁，創作于2023年2月布局規劃布局規劃：根據電路網表、估計的芯片的大體面積和形狀、各功能塊的大體形狀面積、功能塊的數目、輸入/輸出數目等，對設計的電路進行物理劃分和預布局。先進行初始規劃（initializefloorplan），產生輸入/輸出行，單元區行以及布線網格等，然后進行行調整、芯片面積調整、布線網格調整，并進行預布局，初步確定各功能塊的形狀面積及相對位置、I/O位置以及芯片形狀尺寸，而且可以從總體上考慮電源、地線、數據通道分布（datapathplan）第68頁，課件共104頁，創作于2023年2月自動布局布局概念：按電路功能、性能、幾何要求，放置各部件目標：芯片面積最小、性能優化過程：初始布局、布局迭代改善初始布局：單元選擇：與已安置單元連接度最大的單元；向前看U步單元安置：選擇與已安置單元距離最短的位置作為選出單元的安置位置（連線長度計算方法：最小生成樹；最小斯坦納樹；最小鏈；最小矩形半周長）布局迭代：選擇一個單元或單元集，將位置與候選位置交換，對新布局計算判斷判斷標準：連線總長度、布線均勻性第69頁，課件共104頁，創作于2023年2月自動布線概念：滿足工藝規則、布線層數限制、線寬、線間距限制和各線網可靠絕緣等，根據電路的連接關系進行連線，100%連通，使芯片面積最小布線質量評價：布通率100% 布線面積最小布線總長度最小 通孔數少（解釋） 布線均勻第70頁，課件共104頁，創作于2023年2月布線算法面向線網的算法：先定線網的布線順序，每次布一個線網，達到當前最優或準優問題：存儲量大，難以布線網多、布線密度大的情況線網定序法：短線法、干擾度法典型布線算法：李氏法、線探索法等（解釋）面向布線區的算法：并行算法，整體規劃，在布線區達到總體最優或準優；但對通道形狀有一定要求，適應性較差過程：總體布線：通道劃分和線網分配 線網分配：依據通道容量、布線密度；詳細布線（通道布線）：對分配到通道區底線網 確定在通道區的具體位置第71頁，課件共104頁，創作于2023年2月自動設計很大程度上受限于近似算法與版圖結構可作人工調整：未布的單元、線、布線過密處可作壓縮處理布局布線算法的發展時延驅動算法0.8微米工藝：連線延遲與門延遲已經相當對深亞微米電路，布圖優化目標由芯片面積最小，調整到連線總延遲最小，性能優化，布圖中引入時延模型、時延分析：多層布線算法第72頁，課件共104頁，創作于2023年2月版圖的半自動設計：符號式版圖設計

用符號進行版圖輸入，通過自動轉換程序轉換（壓縮功能）；可不考慮設計規則版圖的人工設計

用于底層單元設計、單元庫單元設計、模擬電路設計等方面進行版圖輸入編輯，考慮設計規則第73頁，課件共104頁，創作于2023年2月版圖檢查與驗證原因：人工介入、版圖引入物理因素包括：DRC、ERC、LVS、后仿真第74頁，課件共104頁，創作于2023年2月版圖檢查與驗證（續）DRC：設計規則檢查（最小線寬、最小圖形間距、最小接觸孔尺寸、柵和源漏區的最小交疊等）實現：通過圖形計算（線和線間的距離計算）

DRC軟件用戶：編寫DRC文件，給出設計規則

ERC：檢查電學規則，檢測出沒有電路意義的連接錯誤，（短路、開路、孤立布線、非法器件等），介于設計規則與行為級分析之間，不涉及電路行為實現：提取版圖網表，ERC軟件

網表提取工具：邏輯連接復原第75頁，課件共104頁，創作于2023年2月版圖檢查與驗證（續）LVS：網表一致性檢查概念：從版圖提取出的電路網表與從原理圖得到的網表進行比較，檢查兩者是否一致。作用與特點：主要用于保證進行電路功能和性能驗證之前避免物理設計錯誤。可以檢查出ERC無法檢查出的設計錯誤，也可以實現錯誤定位實現：網表提取，LVS軟件第76頁，課件共104頁，創作于2023年2月版圖檢查與驗證（續）后仿真：考慮版圖引入的寄生量的影響，進行后仿真，保證版圖能滿足電路功能和性能的要求后仿真對象參數提取程序提取出實際版圖參數和寄生電阻、寄生電容等寄生參數，進一步生成帶寄生參數的器件級網表提取得到寄生參數文件和單元延遲文件結合，通過延遲計算器生成一個延遲文件，把該延遲文件反標（back-annotation）到網表中通過參數提取直接得到一個與路徑延遲相關的延遲文件，進行反標第77頁，課件共104頁，創作于2023年2月后仿真（續）軟件支持：數字電路對提取出的帶寄生參數的器件級網表進行開關級模擬或SPICE模擬實現；大規模的電路，用時序分析找到關鍵路徑，對關鍵路徑進行SPICE模擬；由提取得到的延遲文件反標到門級網表，進行相應的仿真（如Verilog門級仿真等）。模擬電路SPICE模擬提取出的帶寄生量的器件級網表第78頁，課件共104頁，創作于2023年2月制版專用制版設備：光學圖形發生器、電子束制版機基本原理：光學圖形發生器：光闌位置和尺寸可變，一般是矩形的，作用在涂膠的鉻版上；版圖圖形分割成矩形，并進行排序，這些數據控制光闌的尺寸和位置的變化電子束制版機：控制電子束的掃描進行暴光制版分辨率高，適合小尺寸電路制版CAD軟件生成的版圖數據需通過一定接口程序轉換成制版設備的輸入格式，才能用于制版第79頁，課件共104頁，創作于2023年2月版圖數據交換格式通用格式：GDSII、CIF、EDIFGDSII：二進制流，占空間少，但可讀性差CIF：可讀性強，用文本命令表示掩膜分層和圖形，有圖樣調用功能，可進行層次性描述。舉例：LCPB長寬中心點方向B6025304011；第80頁，課件共104頁，創作于2023年2月器件模擬集成電路的基礎是器件，但目前不能從電學性能和工藝水平自動設計器件，只能進行模擬分析器件模擬概念：給定器件結構和摻雜分布，采用數值方法直接求解器件的基本方程，得到DC、AC、瞬態特性和某些電學參數器件模擬作用：結構、工藝參數對器件性能的影響——性能預測物理機制研究：分析無法或難以測量的器件性能可為SPICE模擬提供模型參數與工藝模擬集成可直接分析工藝條件對器件性能的影響第81頁，課件共104頁，創作于2023年2月器件模擬

軟件支持：一維、二維、三維TMAMEDICI、SILVACO、ISE、CADDETH、PISCES、DAVANCI以MEDICI為例基本原理基本方程：泊松方程、電子和空穴連續性方程、熱擴散方程、電子和空穴的漂移/擴散方程（能量輸運方程）;求解基本量：,N,P,Tn,Tp,T偏微分方程，進行離散化，網格劃分（影響精度和速度）;離散后得到非線性方程組，用Newton法、Gummel法等方法求解所用模型第82頁，課件共104頁，創作于2023年2月器件模擬基本功能可處理的器件類型：二極管、BJT、MOS、多層結構、光電器件、可編程器件等可模擬的材料：多種，不限于硅、二氧化硅可完成的電學分析：DC、AC、瞬態、熱載流子、光電等等可獲得的電學特性和電參數端特性：I-V；電容-V等內部特性：濃度分布、電勢電場分布等電參數：閾值電壓、亞閾斜率、薄層電阻等第83頁，課件共104頁，創作于2023年2月器件模擬輸入文件用戶與軟件的接口器件結構（包括電極）材料摻雜選用模型與算法計算內容輸出舉例第84頁，課件共104頁，創作于2023年2月第85頁，課件共104頁，創作于2023年2月第86頁，課件共104頁，創作于2023年2月第87頁，課件共104頁，創作于2023年2月第88頁，課件共104頁，創作于2023年2月工藝模擬實驗流片來確定工藝參數，周期長，成本高，工藝模擬可改善這一問題工藝模擬概念：對工藝過程建立數學模型，在某些已知工藝參數的情況下，對工藝過程進行數值求解，計算經過該工序后的雜質濃度分布、結構特性變化（厚度和寬度變化）或應力變化（氧化、薄膜淀積、熱過程等引起）。

作用優化工藝流程、工藝條件；預測工藝參數變化對工藝結果的影響縮短加工周期，提高成品率軟件支持：SUPREM；SUPREM-IV：二維第89頁，課件共104頁，創作于2023年2月工藝模擬基本內容可處理的工藝過程：離子注入、預淀積、氧化、擴散、外延、低溫淀積、光刻、腐蝕等高溫過程：雜質分布；氧化、外延還需考慮厚度變化、界面移動非高溫過程：結構變化，（除離子注入）可處理多層結構，可處理的材料：單晶硅、多晶硅、二氧化硅、氮化硅、氮化氧硅、鈦及鈦硅化物、鎢及鎢硅化物、光刻膠、鋁等可摻雜的雜質：硼、磷、砷、銻、鎵、銦、鋁工藝模型輸出：厚度、雜質分布、電參數（薄層電阻、電導率等）第90頁，課件共104頁，創作于2023年2月工藝模擬輸入文件結構說明語句參數語句工序語句算法語句輸出語句注釋語句舉例第91頁，課件共104頁，創作于2023年2月第92頁，課件共104頁，創作于2023年2月第93頁，課件共104頁，創作于2023年2