計算機原理第五章存儲器第1頁，課件共66頁，創作于2023年2月5.1

存儲器概述存儲器是計算機中用來存放程序和數據等信息的部件，是計算機的主要組成部分之一，存儲器表征了計算機的“記憶”功能；存儲器的容量和存取速度是決定計算機性能的重要指標。存儲器的容量越大，記憶的信息也就越多，計算機的功能也就越強；存儲技術的發展很大程度上決定計算機發展。第2頁，課件共66頁，創作于2023年2月5.1.1微型機存儲器分類按在系統中位置分類（1）內部存儲器，簡稱內存，又稱主存儲器，由半導體存儲器構成功能：存放當前正在使用或經常使用的程序或數據；特點：CPU通過總線直接訪問，存取速度快；容量：容量受地址總線位數限制；存放內容：系統軟件（系統引導程序、監控程序或操作系統中的ROMBIOS等）以及當前要運行的應用軟件。第3頁，課件共66頁，創作于2023年2月5.1.1微型機存儲器分類按在系統中位置分類（2）外部存儲器，簡稱外存，又稱輔助存儲器，一般由磁或光電介質構成功能：用來存放相對來說不經常使用、當前不使用或者需要長期保存的信息；特點：容量大、存取速度慢，CPU不直接對它進行訪問，有專用的設備（如硬盤驅動器、軟驅、光驅等）來管理；容量：不受限制；存放內容：各種程序或數據。第4頁，課件共66頁，創作于2023年2月內存與外存的使用由內存ROM中的引導程序啟動系統；從外存中讀取系統程序和應用程序，送到內存的RAM中，運行程序；程序運行的中間結果放在RAM中，內存不夠時也放在外存中；程序結束時將最后結果存入外部存儲器。第5頁，課件共66頁，創作于2023年2月存儲器概述微型機存儲器分類：按在系統中位置：內部存儲器、外部存儲器、Cache；按制造工藝：雙極型、MOS、鐵電；易失性：非易失性、易失性；可讀寫性：只讀存儲器(ROM)、可讀寫存儲器；讀寫順序：順序讀寫存儲器、隨機存儲器(RAM)；動態/靜態，異步/同步，串行/并行。。。第6頁，課件共66頁，創作于2023年2月5.1.2存儲器主要性能指標1存儲容量(memorysize)

存儲容量是指存儲器芯片中所包含的存儲單元（Memorycell）數。半導體存儲單元通常以字節為單位，人們通常說的存儲單元都是指的字節單元。2速度/存取時間(Accesstime)

存取時間是存儲器的最重要的性能指標，是讀寫存儲器中某一存儲單元所需時間，一般指存儲器接收到穩定地址信號到完成操作的時間。3功耗、性價比。。。第7頁，課件共66頁，創作于2023年2月5.2隨機存取存儲器-RAM隨機存取存儲器-RAM（RandomAccessMemory）特點：能隨機讀出或寫入任意存儲單元；對不同存儲單元訪問時間一樣，區別于順序讀寫存儲器；斷電后存儲數據丟失，區別于ROM；

5.2.1靜態RAM：StaticRAM,SRAM；

異步靜態RAM:asynchronousSRAM;同步靜態RAM:synchronousSRAM;5.2.2動態RAM：DynamicRAM,DRAM第8頁，課件共66頁，創作于2023年2月5.2.1靜態RAM靜態RAM(SRAM)特點：以雙穩態觸發器作為基本存儲單元，存取速度快；工藝復雜、集成度低，容量較小；功耗相對較大；控制簡單，不需要刷新；高速緩沖存儲器一般使用SRAM第9頁，課件共66頁，創作于2023年2月半導體存儲器行列結構第10頁，課件共66頁，創作于2023年2月靜態RAM舉例典型的靜態RAM芯片：2114（1K*4位）6116（2K*8位）6264（8K*8位）62128（16K*8位）62256（32K*8位）第11頁，課件共66頁，創作于2023年2月62256結構

第12頁，課件共66頁，創作于2023年2月SRAM-6225662256共有28條引腳，其中有:15根地址線，可訪問215=32768（32K）存儲單元；8根數據線以及兩根電源線；有三個控制引腳控制對存儲器的讀寫。包括：

CS#片選：低有效，允許對存儲器讀寫；WE#讀/寫：讀/寫控制信號，高電平為讀，低電平為寫；OE#輸出使能：在讀存儲器周期中，OE為低電平允許輸出數據。第13頁，課件共66頁，創作于2023年2月SRAM

靜態存儲器時序圖對設計者來說最感興趣的是存儲器參數時序圖，因為時序圖描述存儲器讀寫周期中的各控制信號產生的時間關系。系統設計者關心地址總線、數據總線和存儲器控制信號之間的相互關系。第14頁，課件共66頁，創作于2023年2月SRAM讀周期時序圖第15頁，課件共66頁，創作于2023年2月SRAM寫周期時序圖

第16頁，課件共66頁，創作于2023年2月其他形式的靜態RAM多端口RAM:雙口RAM/四口RAMFIFO:FirstInFirstOutSBSRAM:SynchronousBurstSRAM

第17頁，課件共66頁，創作于2023年2月5.2.2動態隨機存儲器（DRAM）DRAM是利用電容存儲電荷的原理來保存信息的，它將晶體管結電容的充電狀態和放電狀態分別作為1和0；DRAM的基本單元電路簡單，最簡單的DRAM單元只需1個管子構成，這使DRAM器件的芯片容量很高，而且功耗低；由于電容會逐漸放電，所以對DRAM必須不斷進行讀出和再寫入，以使泄放的電荷得到補充，也就是進行刷新。一次刷新過程實際上就是對存儲器進行一次讀取、放大和再寫入，由于不需要信息傳輸，所以，這個過程很快。DRAM本身一般帶有片內刷新電路。第18頁，課件共66頁，創作于2023年2月DRAM結構第19頁，課件共66頁，創作于2023年2月DRAM的刷新刷新的方法有多種，常用的是“只有行地址有效”的方法。刷新時，存儲體的列地址無效，一次選中存儲體中的一行進行刷新。具體執行時，每當一個行地址信號RAS有效選中某一行時，該行的所有存儲單元都分別和讀出放大電路接通，在定時時鐘作用下，讀出放大電路分別對該行存儲單元進行一次讀出、放大和重寫，即進行刷新；只要在刷新時限2ms中對DRAM系統進行逐行選中，就可實現全面刷新。第20頁，課件共66頁，創作于2023年2月DRAM

控制器為了實現刷新，DRAM控制器具有如下功能：時序功能

DRAM控制器需要按固定的時序提供行地址選通信號RAS，為此，用一個計數器產生刷新地址，同時用一個刷新定時器產生刷新請求信號，以此啟動一個刷新周期，刷新地址和刷新請求信號聯合產生行地址選通信號RAS，每刷新一行，又產生下一個行地址選通信號。地址處理功能

DRAM控制器一方面要在刷新周期中順序提供行地址，以保證在2ms中使所有的DRAM單元都被刷新一次，另一方面，要用一個多路開關對地址進行切換，因為正常讀寫時，行地址和列地址來自地址總線，刷新時只有來自刷新地址計數器的行地址而沒有列地址，總線地址則被封鎖。第21頁，課件共66頁，創作于2023年2月DRAM控制器仲裁功能當來自CPU對內存的正常讀寫請求和來自刷新電路的刷新請求同時出現時，仲裁電路要作出仲裁，原則上，刷新請求優先于CPU的讀寫請求。內部的“讀寫和刷新的仲裁和切換”電路一方面會實現仲裁功能，另一方面完成總線地址和刷新地址之間的切換。第22頁，課件共66頁，創作于2023年2月DRAM舉例：MT48LC4M32第23頁，課件共66頁，創作于2023年2月MT48LC4M32第24頁，課件共66頁，創作于2023年2月MT48LC4M32初始化：Initialization在正常操作之前進行；通過LOADMODEREGISTERcommand對模式寄存器（ModeRegister）編程；第25頁，課件共66頁，創作于2023年2月MT48LC4M32命令：Commands第26頁，課件共66頁，創作于2023年2月5.3

只讀存儲器掩膜ROM:maskprogrammedROM;可編程ROM:ProgrammableROM,PROM;可擦除的PROM:ErasablePROM,

EPROM;電擦除的PROM:ElectricallyErasablePROM,E2PROM/EEPROM;閃爍存儲器FLASH,NORflash/NANDflash;串行EEPROM第27頁，課件共66頁，創作于2023年2月只讀存儲器ROM掩膜ROM:maskprogrammedROM廠商根據用戶數據刻錄固定數據到ROM中；無法修改。可編程ROM:ProgrammableROM,PROM

用戶按需要一次性寫入數據，無法反復修改。可重復擦寫的只讀存儲器EPROMEPROM信息的存儲是通過電荷分布來決定的，編程過程就是電荷注入的過程，編程結束后撤除電源，但由于絕緣層包圍，注入的電荷無法泄漏，存儲信息不會丟失。擦除信息時，利用紫外線照射芯片上方的石英玻璃窗口，浮柵中的電荷會形成光電流泄漏，，內部的電荷分布被破壞，使電路恢復為初始狀態。第28頁，課件共66頁，創作于2023年2月EPROMINTEL公司的EPROM2716，2732，27128，27256，27512，它們的存儲容量分別為2K、4K、16K、32K、64K，Byte；它們之間的管腳排列有一定兼容性。盡管這些芯片的容量不同但其工作原理及讀寫方式基本相同，下面以INTEL27128為例，介紹EPROM的主要特性。第29頁，課件共66頁，創作于2023年2月EPROM-27128第30頁，課件共66頁，創作于2023年2月EPROM第31頁，課件共66頁，創作于2023年2月EPROM:read第32頁，課件共66頁，創作于2023年2月EPROM:program第33頁，課件共66頁，創作于2023年2月EEPROM電可擦除/編程只讀存儲器E2PROME2PROM的工作原理與EPROM類似，它是在EPROM基礎上改進而形成一種新技術產品。E2PROM的擦除不需要專用的擦除器，擦除和編程均可以在線完成。第34頁，課件共66頁，創作于2023年2月E2PROM以INTEL2816為例說明E2PROM的基本特點和應用方法。2816的基本特點2816是容量為2K×8bit的電擦除PROM，它的管腳排列與EPROM2716一致。2816的存儲時間為250ns,可以按字節為單位進行擦除和編程，擦除和編程只用CE#、OE#兩個信號來控制，一個字節的擦除時間為10ms，整片擦除時間也是10ms，擦除和編程均在線進行。第35頁，課件共66頁，創作于2023年2月E2PROM:2816第36頁，課件共66頁，創作于2023年2月E2PROM:2816第37頁，課件共66頁，創作于2023年2月5.4高速緩沖存儲器（Cache）目的：解決高速CPU與主存（DRAM）之間的速度不匹配問題，提高CPU訪問主存、獲取信息的效率。方法：在CPU和主存之間增設一個容量不大，但操作速度很高的存儲器--高速緩存。技術：L1Cache集成在處理器內部，時鐘周期與CPU相同；L2Cache在處理器外部，由SRAM構成，時鐘周期比CPU慢一半或更多。命中率可達90%以上：90%以上的情況下，可以零等待訪問高速緩沖器中的代碼和數據。第38頁，課件共66頁，創作于2023年2月Cache第39頁，課件共66頁，創作于2023年2月Cache第40頁，課件共66頁，創作于2023年2月5.5微型機系統的存儲器體系結構層次化總體結構：把各種不同速度、不同容量、不同存儲技術的存儲設備分為幾層，通過硬件和管理軟件組成一個既有足夠大的存儲空間，又能滿足存取速度要求而且價格適中的整體。內部寄存器組－Cache－內部存儲器－輔助存儲器內存的分區結構－內存分為基本內存：00000H～9FFFFH，640KB，DOS系統；高端內存：A0000H～FFFFFH，384KB，系統ROM、緩沖區；擴充內存：CPU直接尋址范圍之外的物理存儲器，通過擴充內存管理軟件EMM來管理，將其映射到高端內存中；擴展內存：1MB以上可直接訪問的物理存儲器；第41頁，課件共66頁，創作于2023年2月16位微機系統的內存組織8086有20根地址線，尋址1MB存儲空間00000H～FFFFFH；由兩個512KB的存儲器組成：奇地址存儲器（高字節存儲器），與數據總線高8位相連；偶地址存儲器（低字節存儲器），與數據總線低8位相連；兩個存儲器均和地址線A19～A1連接；16位CPU對存儲器訪問時，分為按字節訪問和按字訪問兩種方式。按字節訪問時，可只訪問奇地址存儲體，也可只訪問偶地址存儲體。第42頁，課件共66頁，創作于2023年2月16位微機系統的內存組織第43頁，課件共66頁，創作于2023年2月16位微機系統的內存組織BHE#作為片選信號連接奇地址存儲器，A0則作為另一個片選信號連接偶地址存儲器。

第44頁，課件共66頁，創作于2023年2月16位微機系統的內存組織按字訪問時，有對準狀態和非對準狀態。在對準狀態，1個字的低8位在偶地址體中，高8位在奇地址體中，這種狀態下，當A0和BHE均為0時，用1個總線周期即可通過D15～D0完成16位的字傳輸。在非對準狀態，1個字的低8位在奇地址體中，高8位在偶地址體中，此時，CPU會自動用兩個總線周期完成16位的字傳輸，第一個總線周期訪問奇地址體，在D15～D8傳輸低8位數據，第二個總線周期訪問偶地址體，在D7～D0傳輸高8位數據。非對準狀態是由于提供的對字訪問的地址為奇地址造成的。在字訪問時，CPU把指令提供的地址作為字的起始地址，為了避免這種非對準狀態造成的周期浪費，程序員編程時，應盡量用偶地址進行字訪問。第45頁，課件共66頁，創作于2023年2月32位微機系統的內存組織32位微機系統的內存組織體系是在16位微機系統基礎上擴展來的。32位地址總線可尋址4GB的物理地址空間，地址范圍為0～FFFFFFFFH；分為4個存儲體，每個為1GB，4個存儲體均與32位數據總線相連，也均與地址線A31～A2相連；字節允許信號BE3～BE0則作為體選信號分別連接1個存儲體，當某個字節允許信號為有效電平時，便選中對應的存儲體；4個存儲體可以組成雙字。雙字中4個字節分別對應4個字節允許信號，32位存儲器要滿足對8位、16位、32位各種不同規格的數據的訪問。第46頁，課件共66頁，創作于2023年2月32位微機系統的內存組織第47頁，課件共66頁，創作于2023年2月32位微機系統的內存組織第48頁，課件共66頁，創作于2023年2月32位微機系統的內存組織在D23～D16或D31～D24上進行8位傳輸時，分別在D7～D0或D15～8上傳輸同樣數據，而在D31～D16上進行16位傳輸時，在D15~0上也傳輸同樣數據。地址A31～A2選擇雙字的起始地址，此地址應該是4的倍數即0、4、8、……FFFFFFFCH。和16位系統中類似，32位系統中在對存儲器訪問時也有對準狀態和非對準狀態。如果用奇地址進行字訪問或雙字訪問，或者用不是4的倍數的地址進行雙字訪問，就會出現非對準狀態，這時需要用2個總線周期完成字傳輸或雙字傳輸。第49頁，課件共66頁，創作于2023年2月5.6存儲器應用設計存儲容量與總線寬度擴展；片選信號和地址的產生機制；高速CPU和低速存儲器之間的速度匹配問題；

CPU總線的負載能力問題－是否需要加總線驅動器；參考教材5.4、6.2相關內容。第50頁，課件共66頁，創作于2023年2月存儲器的組合與擴充（1）存儲寬度擴展；（2）存儲深度擴充；（3）16位和32位微機系統的內存組織；涉及地址線、數據線和控制線的連接。第51頁，課件共66頁，創作于2023年2月存儲寬度擴展:位擴展第52頁，課件共66頁，創作于2023年2月存儲深度擴充:字擴展第53頁，課件共66頁，創作于2023年2月地址譯碼在微處理系統，存儲器常常由多片組成，為了訪問其中一個存儲器，需要對系統中的高位地址進行譯碼產生片選信號，使選中的存儲器可輸出信號。當某個存儲器芯片的片選為無效電平時，它內部數據總線驅動器被關斷，不會向數據總線輸出數據，也不會被寫入數據。也適用于IO端口的片選。線選法全譯碼法部分譯碼法混合譯碼法第54頁，課件共66頁，創作于2023年2月兩個1K×8存儲器與16位地址相連第55頁，課件共66頁，創作于2023年2月地址譯碼假定CS是地址線A10—A15的函數，即CS1=f1(A15,A14,A13,A12,A11,A10),CS2=f2(A15,A14,A13,A12,A11,A10)

假定f1、f2函數的約束條件是由A15,A14……A10所產生的結果不允許CS1

和CS2同時為低電平，這樣可以防止M1和M2之間的競爭，使系統存儲器映象中包括兩塊獨立1KB存儲器。第56頁，課件共66頁，創作于2023年2月地址譯碼（1）線選法直接用地址線作為片選信號，不需要片選譯碼器，利用片內地址之外的地址線選作為芯片的片選信號；用在存儲容量小、存儲芯片也較小的系統中；缺點1：整個存儲器的地址常常不連續；缺點2：同一單元可對應不同的地址，形成地址重疊；第57頁，課件共66頁，創作于2023年2月線選法地址譯碼第58頁，課件共66頁，創作于2023年2月存儲器映象圖第59頁，課件共66頁，創作于2023年2月地址譯碼（2）全地址譯碼除去用作片內譯碼的低位地址后，把全部高位地址進行譯碼來產生片選信號；用在較大的系統中；提供了對全部存儲空間的尋址能力；存儲單元地址是唯一的、不存在地址重疊問題；需要較多的譯碼邏輯；第60頁，課件共66頁，創作于2023年2月