數字集成電路的設計流程第一頁，共二十九頁。設計輸入：以電路圖或HDL語言的形式形成電路文件；輸入的文件經過編譯后，可以形成對電路邏輯模型的標準描述；邏輯仿真（功能仿真）：對如上形成的邏輯描述加入輸入測試信號，檢查輸出信號是否滿足設計要求；在此沒有考慮任何時間關系，只是檢測邏輯是否有錯；數字集成電路的設計流程第二頁，共二十九頁。系統分割（設計綜合）：采用特定的設計方法分解實現電路模型，得到電路實際采用的邏輯單元及其相互連接形式；在GA設計時，電路會分割為2-3輸入的邏輯單元，在FPGA設計中，分割為4輸入邏輯單元,而采用CPLD設計時，則分割為更大的邏輯單元。數字集成電路的設計流程第三頁，共二十九頁。前仿真：采用綜合出的電路結構，對每個邏輯單元添加上對應的時間延遲信息；在此基礎上進行仿真，檢測電路是否存在邏輯或時序錯誤；電路的布局，定位與布線：對于通過前仿真的電路系統，從全局到局部，進行每個單元的定位以及相關的連線安排；數字集成電路的設計流程第四頁，共二十九頁。電路參數提取：根據連線的具體長度和負載程度，提取每一根連線的電阻/電容參數，得到相應的時間延遲信息；后仿真：將提取的連線參數代入到電路中，在此基礎上進行仿真，檢測電路是否存在邏輯或時序錯誤；數字集成電路的設計流程第五頁，共二十九頁。CAD階段(20世紀60-80年代初期)利用計算機輔助進行IC版圖編輯、PCB布局布線，取代手工操作。出現大量的軟件工具產品。由于各公司獨立開發，設計各階段的軟件彼此獨立，不能進行系統級的仿真與綜合，不利于復雜系統設計。電子系統設計的自動化過程第六頁，共二十九頁。CAE階段(80年代到90年代初期)

各種設計工具，如原理圖輸入、編譯與鏈接、邏輯模擬、測試碼生成、版圖自動布局以及各種單元庫均已齊全。可以由RTL級開始，實現從設計輸入到版圖輸出的全過程設計自動化。各種底層文本設計語言開始涌現。電子系統設計的自動化過程第七頁，共二十九頁。EDA階段(20世紀90年代以后)開始追求貫徹整個設計過程的自動化，硬件描述語言(HDL)已經成為廣泛使用的標準，設計的工具也已經相對成熟，從設計輸入、邏輯綜合到各層次的仿真工具都已具備比較完善的性能。設計者可將精力集中于創造性的方案與概念的構思上。電子系統設計的自動化過程第八頁，共二十九頁。在邏輯設計階段，針對設計的輸入編輯、仿真和綜合過程，需要使用必要的軟件工具進行支持；這種設計工具主要可以分為兩類：一類是由PLD的制造商推出的針對特定器件的設計工具；另一類是由專業軟件公司推出的針對特定用途的設計工具。數字集成電路的設計工具第九頁，共二十九頁。由PLD的制造商推出，例如Altera公司的MaxplusII,QuartusII，Xilinx公司的ISE等。這類工具的優點是從設計輸入直到器件下載，設計的全過程都能在一個工具中實現，使用非常簡單方便；缺點是該類工具以器件綜合為目標，對于不能實現直接綜合的電路的行為設計不能支持。針對特定器件的設計工具第十頁，共二十九頁。由專業的工具設計者推出，例如Synplicity公司的綜合工具Synplify,

ModelTechnology公司的仿真工具ModelSim等。這類工具通常專業性比較強，包容性好，可以最大限度地兼容HDL語言的各種描述，適應從抽象到具體的各種設計方式。缺點是其專用性比較強，使用的簡便性不及第一類。針對特定用途的設計工具第十一頁，共二十九頁。仿真工具ModelSim綜合工具Synplify

設計工具MaxplusII,Quartus關于設計工具的簡單介紹第十二頁，共二十九頁。電路仿真的要點使用輸入向量對電路模型進行測試；仿真失敗表明該模型存在錯誤（不能工作）；仿真成功不能證明該模型正確!仿真可以從高級別到低級別分為很多層次，高級別比較抽象，低級別比較詳細。第十三頁，共二十九頁。行為仿真(功能仿真）對于行為模型進行仿真：根據輸入的變化或指定的時間，開始一個仿真循環，執行所有進程；每個進程啟動執行到其中止為止；模型中的有效信號更新時，會產生一個事件；如果在本仿真循環中有信號產生了事件，則仿真將重新執行一遍；仿真循環的執行時間為delta時間。第十四頁，共二十九頁。結構仿真（前仿真）對于電路邏輯結構模型進行仿真：結構仿真可以根據使用器件的情況，為不同的元件添加不同的延遲時間，所以能夠在一定程度上反映出電路的時間性能，并分析影響電路速度的關鍵因素，便于對電路進行修改。第十五頁，共二十九頁。電路仿真（后仿真）對于布局布線后的電路模型進行仿真：電路仿真可以根據器件的布局和連接情況，通過從電路中提取連線物理參數，估算出連線延遲，從而為電路中信號的傳遞附加傳輸延遲，能夠更準確地反映出電路的時間性能，便于進行電路的時序設計修改。第十六頁，共二十九頁。仿真工具用于對HDL程序進行仿真，采用軟件運算形式對電路功能進行驗證；該仿真工具全面支持IEEE常見的各種硬件描述語言標準，支持語言中的各種抽象行為描述，可以用于對電路設計各階段的仿真。HDL仿真工具：Modelsim第十七頁，共二十九頁。軟件安裝；點擊圖標，打開程序；建立項目（Project）:為項目命名,并確定路徑和工作庫；建立源文件：；例：設計一個全加器ModelsimSE5.5e使用要點第十八頁，共二十九頁。ENTITYfaISPORT(a,b,ci:INbit;co,s:OUTbit);ENDfa;ARCHITECTURErtlOFfaISBEGINs<=axorbxorci;co<=(aandb)or(aandci)or(bandci);endrtl;ModelsimSE5.5e使用要點第十九頁，共二十九頁。進行編輯，保存文件：命名/指定路徑；在源程序編輯窗口中對已保存的文件進行編譯，結果可以在項目窗口中看到；編譯完成后，在項目窗口中將文件添加到項目中：Project/AddProject；在其他工具中編譯的文件也可以直接添加到項目中。ModelsimSE5.5e使用要點第二十頁，共二十九頁。在項目窗口中，裝載設計項目：vsimfa；打開仿真波形窗口：addwave*；對各輸入信號進行設置：force-repeat20nsa00ns,110nsforce-repeat40nsb00ns,120nsforce-repeat80nsci00ns,140nsModelsimSE5.5e使用要點第二十一頁，共二十九頁。設置完畢后，在波形窗口中進行仿真并觀察結果；仿真完畢后，可以執行quit–sim命令退出仿真；ModelsimSE5.5e使用要點第二十二頁，共二十九頁。ModelsimSE5.5e使用要點第二十三頁，共二十九頁。在上述仿真中，沒有考慮延遲時間，輸入變化與輸出變化發生在同一時刻，這屬于邏輯仿真。如果考慮器件的時間延遲，可以將源程序中的信號賦值語句改為如下形式：

s<=axorbxorciafter7ns;co<=(aandb)or(aandci)or(bandci)after4ns;ModelsimSE5.5e使用要點第二十四頁，共二十九頁。ModelsimSE5.5e使用要點第二十五頁，共二十九頁。仿真測試文件：testbenchtestbench相當于一塊電路板，將HDL程序描述的電路塊安裝在上面；該電路塊與外界沒有任何接口，其功能僅僅是對電路塊進行仿真測試，將各種驅動信號和輸出信號在波形窗口中表達出來；HDL程序以元件例化的形式被testbench程序調用；第二十六頁，共二十九頁。仿真測試文件：testbenchlibraryieee;useieee.std_logic_1164.all;entityfa_testbenchisendfa_testbench;architecturebehoffa_testbenchiscomponentfaport(a,b,ci:instd_logic;s,co:outstd_logic);endcomponent;signalxt,yt,zt,st,cot:std_logic;beginu1:faportmap(xt,yt,zt,st,cot);processbegin

xt<='0';yt<='0';zt<='0';waitfor10ns;xt<='0';yt<='0';zt<='1';waitfor10ns;xt<='0';yt<='1';zt<='0';waitfor10ns;xt<='0';yt<='1';zt<='1';waitfor10ns;xt<='1';yt<='0';zt<='0';waitfor10ns;xt<='1';yt<='0';zt<='1';waitfor10ns;xt<='1';yt<='1';zt<='0';waitfor10ns;xt<='1';yt<='1';zt<='1';waitfor10ns;xt<='0';yt<='0';zt<='0';waitfor10ns;endprocess;endbeh;

第二十七頁，共二十九頁。仿真測試文件：testbench先分別將源程序和testbench程序添加到項目中；先編輯編譯源程序，再編輯編譯testbench程序；裝載已編譯的testbench程序：

vsimmytestbench將設計的信號添加到波形窗口中：addwave*直接在波形窗口中執行“run”命令進行仿真；第二十八頁，共二十九頁。內容總結數字集成電路的設計流程。CAE階段(80年代到90年代初期)。各種設計工具，如原理圖輸入、編譯與鏈接、邏輯模擬、測試碼生成、版圖自動布局以及各種單元庫均已齊全。可以