VerilogHDL設計舉例常用組合電路模塊的設計【例1】基本門電路的幾種描述方法

F=(A?B)’+B?C?D(1)調用門原語

modulegate1(F,A,B,C,D);outputF;inputA,B,C,D;wireF1,F2;nand(F1,A,B);and(F2,B,C,D);or(F,F1,F2);endmoduleABCDF基本門電路的幾種描述方法(2)用assign連續賦值語句描述

modulegate2(F,A,B,C,D);outputF;inputA,B,C,D;assignF=~(A&B)|(B&C&D);endmodule基本門電路的幾種描述方法(3)用過程賦值語句

modulegate3(F,A,B,C,D);outputF;inputA,B,C,D;regF;always@(AorBorCorD)beginF=~(A&B)|(B&C&D);endendmodule4位全加器【例2】4位全加器

moduleadd4(cout,sum,a,b,cin);outputcout;output[3:0]sum;input[3:0]a,b;inputcin;assign{cout,sum}=a+b+cin;endmodule3-8譯碼器【例3】3-8譯碼器

moduledecoder_38(out,in,en);3’b000:out=8’b11111110;output[7:0]out;3’b001:out=8’b11111101;input[2:0]in;3’b010:out=8’b11111011;inputen;3’b011:out=8’b11110111;reg[7:0]out;3’b100:out=8’b11101111;always@(inoren)3’b101:out=8’b11011111;begin3’b110:out=8’b10111111;if(en)3’b111:out=8’b01111111;out=8’b11111111;endcaseelseendcase(in)endmodule

數值比較器【例4】4位數值比較器

modulecompare4(equal,a,b);outputequal;input[3:0]a,b;assignequal=(a==b)?1:0;

/*如果兩個輸入信號相等,輸出為1,

否則為0*/endmodule多路選擇器1【例5】2選1MUX

modulemux2_1(out,a,b,sel);outputout;inputa,b,sel;assignout=sel?a:b;endmodule多路選擇器2【例6】4選1MUX

modulemux4_1(out,in0,in1,in2,in3,sel);outputout;inputin0,in1,in2,in3;input[1:0]sel;regout;always@(in0orin1orin2orin3orsel)begincase(sel)2’b00:out=in0;2’b01:out=in1;2’b10:out=in2;default:out=in3;endcaseendendmodule奇偶校驗產生器【例7】奇偶校驗產生器

moduleparity(even,odd,data);outputeven,odd;input[7:0]data;assignodd=^data;//產生奇校驗位

assigneven=~odd;//產生偶校驗位

endmodule【例8】7段LED數碼管譯碼器

moduledecode4_7(a,b,c,d,e,f,g,din);outputa,b,c,d,e,f,g;input[3:0]din;//輸入的4位BCD碼

rega,b,c,d,e,f,g;always@(din)begincase(din)4’b0000:{a,b,c,d,e,f,g}=7’b1111110;4’b0001:{a,b,c,d,e,f,g}=7’b0110000;7段LED數碼管譯碼器7段LED數碼管譯碼器

4’b0010:{a,b,c,d,e,f,g}=7’b1101101;4’b0011:{a,b,c,d,e,f,g}=7’b1111001;4’b0100:{a,b,c,d,e,f,g}=7’b0110011;4’b0101:{a,b,c,d,e,f,g}=7’b1011011;4’b0110:{a,b,c,d,e,f,g}=7’b1011111;4’b0111:{a,b,c,d,e,f,g}=7’b1110000;4’b1000:{a,b,c,d,e,f,g}=7’b1111111;4’b1001:{a,b,c,d,e,f,g}=7’b1111011;default:{a,b,c,d,e,f,g}=7’b0000000;endcaseendendmodule常用時序電路模塊的設計【例9】基本D觸發器

moduleDFF(Q,D,CLK);outputQ;inputD,CLK;regQ;always@(posedgeCLK)beginQ=D;endendmoduleDQCLK【例10】帶同步清0、置1端(高電平有效)的D觸發器

moduleDFF2(Q,QN,D,CLK,SET,RESET);outputQ,QN;inputD,CLK,SET,RESET;regQ,QN;always@(posedgeCLK)beginif(RESET)beginQ=0;QN=1;endelseif(SET)beginQ=1;QN=0;endelsebeginQ=D;QN=~D;endendendmodule帶同步清0、置1端的D觸發器【例10】帶異步清0、置1端(高電平有效)的D觸發器

moduleDFF2(Q,QN,D,CLK,SET,RESET);outputQ,QN;inputD,CLK,SET,RESET;regQ,QN;always@(SETorRESET)beginif(RESET)beginQ=0;QN=1;endelseif(SET)beginQ=1;QN=0;endendalways@(posedgeCLK)beginQ=D;QN=~D;endendmodule帶異步清0、置1端的D觸發器數據鎖存器【例11】電平敏感的一位數據鎖存器

modulelatch_1(Q,D,clk);outputQ;inputD,clk;assignQ=clk?D:Q;

/*

在時鐘信號為高電平時，將輸入端數據鎖存；否則，在時鐘信號為低電平時，輸出端保持不變。*/endmodule【例12】8位數據鎖存器

modulelatch_8(Q,D,clk);output[7:0]Q;input[7:0]D;inputclk;reg[7:0]Q;always@(clkorD)beginif(clk)Q=D;endendmodule數據鎖存器【例13】8位數據寄存器（異步清0）

modulereg8(dout,din,clk,clr);output[7:0]dout;input[7:0]din;inputclk,clr;reg[7:0]dout;always@(posedgeclkorposedgeclr)beginif(clr)dout=0;elsedout=din;endendmodule數據寄存器移位寄存器【例14】8位移位寄存器（同步清0）

moduleshifter8(dout,din,clk,clr);output[7:0]dout;inputdin,clk,clr;reg[7:0]dout;always@(posedgeclk)beginif(clr)dout=8’b00000000;elsebegindout=dout<<1;dout[0]=din;endendendmodule計數器【例15】4位同步清0、同步預置二進制計數器

modulecounter4(out,cout,data,load,clr,clk);output[3:0]out;outputcout;input[3:0]d