第五章半導體存儲器及接口技術(shù)liu第一頁，共三十四頁，2022年，8月28日半導體存儲器接口設(shè)計需解決兩個問題：1如何選芯片2如何設(shè)計存儲器與CPU的接口電路

三類總線AB、DB、CB與CPU的硬件連接第二頁，共三十四頁，2022年，8月28日5.3.1存儲芯片的選擇1存儲芯片類型的選擇2存儲芯片數(shù)量的確定第三頁，共三十四頁，2022年，8月28日1存儲芯片類型的選擇根據(jù)所下達的任務(wù)要求及市場常見的存儲芯片情況，要構(gòu)成一個滿足特定存儲要求的存儲系統(tǒng)，應(yīng)根據(jù)實際需要、用途、

CPU讀寫速度、性價比等選擇合適的存儲器芯片。一般要考慮

存儲芯片的型號、容量、功耗、供電電壓、讀寫速度、價格等因素；一般情況下，一個系統(tǒng)ROM、RAM均有；對于固定的程序、數(shù)據(jù)表格應(yīng)選ROM芯片；需要暫存數(shù)據(jù)，且具有讀寫功能應(yīng)選RAM芯片：要求容量較小，速度較高的場合，應(yīng)選SRAM；要求容量較大，應(yīng)選DRAM，以減少系統(tǒng)體積，降低成本。第四頁，共三十四頁，2022年，8月28日2存儲芯片數(shù)量的確定（1）位擴充----8088:湊成標準的8位數(shù)據(jù)位

8086:湊成標準的16位數(shù)據(jù)位非標準存儲芯片：2114(1K×4)→8K×8

標準存儲芯片：2716(2K×8)→8K×8

實現(xiàn)方法：用位數(shù)不同的存儲器芯片構(gòu)成8位/16位的存儲系統(tǒng)，采用位并聯(lián)方法,即用若干個位數(shù)較少的芯片并連在一起構(gòu)成存儲系統(tǒng)。（1）位擴充

（2）字擴充

與存儲芯片以及8088/8086的數(shù)據(jù)線DB的位數(shù)有關(guān)位擴充：2片位擴充：1片8088：8位8086：16位CPU

標準：8位

非標準：不定存儲芯片第五頁，共三十四頁，2022年，8月28日存儲系統(tǒng)的位擴充實例1K×1→1K×8位擴充：各個芯片的數(shù)據(jù)位與CPU的數(shù)據(jù)總線依次連接。CPUDIDIDIDIDIDIDIDID0DID2D3D4D5D6D78片第六頁，共三十四頁，2022年，8月28日存儲系統(tǒng)的位擴充與CPU連接示意圖第七頁，共三十四頁，2022年，8月28日（2）字擴充----擴充存儲系統(tǒng)的容量。實現(xiàn)方法：由容量較小的存儲芯片構(gòu)成容量較大的存儲系統(tǒng)，采用地址串聯(lián)法。

與存儲芯片以及8088/8086的地址線AB的位數(shù)有關(guān)CPU：20位存儲芯片：不定。與芯片AB的位數(shù)有關(guān)。第八頁，共三十四頁，2022年，8月28日A0~A10

存儲器的地址分配6116（2K×8）構(gòu)成（8K×8）的存儲系統(tǒng)6116:AB--11位CPU:AB--20位1步：各個6116的A0~A10依次并聯(lián)再與CPU的A0~A10依次連接。各芯片地址空間重疊。（000H-7FFH）2步：CPU剩余地址線的處理經(jīng)地址譯碼電路進行地址重新分配。各芯片地址空間不重疊。

（1片：0000H-07FFH）（2片：0800H-0FFFH）（3片：1000H-17FFH）（4片：1800H-1FFFH）4片第九頁，共三十四頁，2022年，8月28日存儲芯片數(shù)量的確定小結(jié)在構(gòu)成一個實際的存儲器時，往往需要同時進行位擴展和字擴展才能滿足存儲容量的需求。要構(gòu)成一個容量為MN位的存儲器，若使用pk位的芯片（p<M,k<N），則構(gòu)成這個存儲器需要的芯片數(shù)量計算公式為：需要的存儲器芯片數(shù)量=字擴充位擴充第十頁，共三十四頁，2022年，8月28日存儲器的地址分配第十一頁，共三十四頁，2022年，8月28日存儲器的地址譯碼1地址譯碼實現(xiàn)電路2地址譯碼實現(xiàn)方案第十二頁，共三十四頁，2022年，8月28日1地址譯碼實現(xiàn)電路（1）采用邏輯電路實現(xiàn)譯碼利用電子技術(shù)的知識：組合邏輯電路實現(xiàn)譯碼。第十三頁，共三十四頁，2022年，8月28日（2）采用譯碼器實現(xiàn)譯碼74LS138、74LS139、74LS156等。第十四頁，共三十四頁，2022年，8月28日例：用6116（2K×8）構(gòu)成（8K×8）的存儲系統(tǒng)，且存儲

系統(tǒng)地址范圍為00800H~027FFH.需要的存儲器芯片數(shù)量==8*8/2*8=4片1K=210:A0~A9,000H~3FFH2K=211:A0~A10,000H~7FFHA10--------------------A0A13-A11A19----A14

片選地址與譯碼有關(guān)

片內(nèi)地址與6116的AB有關(guān)地址分配：確定每個存儲芯片所占的地址范圍。第十五頁，共三十四頁，2022年，8月28日A10------------------A0A13-A11A19----A14片選地址與譯碼有關(guān)片內(nèi)地址與DB相連A11A12A13第十六頁，共三十四頁，2022年，8月28日6116（2K×8）構(gòu)成（8K×8）存儲系統(tǒng)之

譯碼電路硬件設(shè)計/CS1/CS2/CS3/CS4第十七頁，共三十四頁，2022年，8月28日2地址譯碼實現(xiàn)方案（1）全地址譯碼方式（2）部分地址譯碼方式（3）線性地址譯碼方式

三種譯碼方式各有優(yōu)缺點，應(yīng)用中視實際情況選擇具體的譯碼方式。第十八頁，共三十四頁，2022年，8月28日（1）全地址譯碼方式定義：構(gòu)成存儲器時要使用全部地址線。CPU所有的高位地址線用來作為譯碼器的輸入，CPU所有的低位地址線用來作為存儲芯片的地址輸入線。Eg:CPU的A0~A10與各個6116的A0~A10依次連接。

CPU的A11~A19作74LS138的輸入。特點：

電路較復雜；存儲器芯片上每一個單元在整個內(nèi)存空間中具有唯一的一個地址。地址空間連續(xù)不重疊。6116（2K×8）構(gòu)成（8K×8）存儲系統(tǒng)/CS1/CS2/CS3/CS4A0-A10第十九頁，共三十四頁，2022年，8月28日8088與6264的全地址譯碼方式硬件連接0------01------1A19A18A17A16A15A14A13

A12….….-A06264：8K=213A0-A1201111010111101:7A000H:7BFFFH地址空間范圍：7A000H—7BFFFH第二十頁，共三十四頁，2022年，8月28日（2）部分地址譯碼方式定義：將CPU地址總線的一部分而不是全部與存儲器連接。通常用剩余高位地址信號的一部分作為存儲芯片片選譯碼信號。特點：存儲單元的地址不唯一；第二十一頁，共三十四頁，2022年，8月28日8088與6264的部分地址譯碼方式硬件連接A19A18A17A16A15

A14A13A12------A00------01------11111

1

111111

1

11:FE000H:FFFFFH0------01------11111

1

001111

1

00:F8000H:F9FFFH第二十二頁，共三十四頁，2022年，8月28日（3）線性地址譯碼方式定義：直接用高位地址線作為存儲芯片的片選信號。特點：硬件簡單；存儲單元的地址不唯一；地址空間可能不連續(xù)。第二十三頁，共三十四頁，2022年，8月28日8088與6264的線性地址譯碼方式

硬件連接A19A18A17A16A15

A14A13A12------A00------01------101111110111111:7E000H:7FFFFH第二十四頁，共三十四頁，2022年，8月28日存儲器與CPU的信號連接第二十五頁，共三十四頁，2022年，8月28日1地址線的連接（1）片內(nèi)地址----選擇該存儲芯片中相應(yīng)的存儲單元。硬件連接：

直接連接到該存儲芯片的地址線上。（2）片選地址----選擇該存儲單元所在的存儲芯片。硬件連接：

經(jīng)地址譯碼電路后接到該存儲芯片的片選信號線上。

第二十六頁，共三十四頁，2022年，8月28日2數(shù)據(jù)線的連接（1）存儲芯片的數(shù)據(jù)線是雙向三態(tài)時，直接與CPU數(shù)據(jù)線相連。（2）存儲芯片數(shù)據(jù)輸入線與數(shù)據(jù)輸出線分開時，須經(jīng)三態(tài)門與

CPU的數(shù)據(jù)線相連。讀：IO/M=0RD=0，三態(tài)門打開

Di←Dout寫：Di→Din第二十七頁，共三十四頁，2022年，8月28日3控制線的連接8088主要有/RD，/WR，IO/（/M）等。程序存儲器只有/OE與/CS.

硬件連接：

/MEMR(/RD)與/OE相連；經(jīng)譯碼電路輸出接存儲芯片的/CS.數(shù)據(jù)存儲器有/WE，/RD（/OE），/CS.

硬件連接：

/MEMW

(/WR)與/WE相連；

/MEMR(/RD)與/RD（/OE）相連；經(jīng)譯碼電路輸出接存儲芯片的/CS.第二十八頁，共三十四頁，2022年，8月28日IO/（/M）的硬件連接1與讀寫控制信號一起，作為組合邏輯電路的輸入，經(jīng)組合邏輯電路輸出得到相應(yīng)的控制信號。/MEMW與/WE相連；/MEMR與/RD（/OE）相連；CPU發(fā)出的存儲器讀、寫控制信號CPU存儲器芯片第二十九頁，共三十四頁，2022年，8月28日IO/（/M）的硬件連接2作為譯碼電路的輸入?yún)⑴c譯碼，使之只有對存儲器操作才能產(chǎn)生譯碼輸出，才能產(chǎn)生存儲芯片的片選信號。A19A18A16A17A15

A14A13A12------A00------01------100000000:04000H:05FFFH0

100

10第三十頁，共三十四頁，2022年，8月28日存儲器與CPU的連接小結(jié)1芯片確定2地址譯碼3存儲器與CPU的信號連接4存儲系統(tǒng)的地址分配1芯片確定2存儲系統(tǒng)的地址分配3地址譯碼4存儲器與CPU的信號連接已知存儲器首地址：未知存儲器首地址：第三十一頁，共三十四頁，2022年，8月28日626427645.3.5存儲器接口設(shè)計示例1、分析要求，選擇芯片。結(jié)論：第三十二頁，共三十四頁，2022年，8月28日2、地址分配（首地址：08000H）A19A18A16A17A15

A14A13

A12------A00---