第5章時序邏輯電路5.1時序邏輯電路的基本概念5.2時序邏輯電路的分析方法和設計方法5.3寄存器和鎖存器5.4計數器5.5節拍脈沖發生器5.1時序邏輯電路的基本概念1.時序邏輯電路的結構及特點

時序邏輯電路在任何時刻的輸出狀態不僅取決于當時的輸入信號，還與電路的原狀態有關，觸發器就是最簡單的時序邏輯電路，時序邏輯電路中必須含有存儲電路。時序電路的基本結構如圖5.1所示，它由組合電路和存儲電路兩部分組成。圖5.1時序邏輯電路框圖時序邏輯電路具有以下特點：（1）時序邏輯電路通常包含組合電路和存儲電路兩個組成部分，而存儲電路要記憶給定時刻前的輸入輸出信號，是必不可少的。（2）時序邏輯電路中存在反饋，存儲電路的輸出狀態必須反饋到組合電路的輸入端，與輸入信號一起，共同決定組合邏輯電路的輸出。2.時序邏輯電路的分類（1）按時鐘輸入方式時序電路按照時鐘輸入方式分為同步時序電路和異步時序電路兩大類。同步時序電路中，各觸發器受同一時鐘控制，其狀態轉換與所加的時鐘脈沖信號都是同步的；異步時序電路中，各觸發器的時鐘不同，電路狀態的轉換有先有后。同步時序電路較復雜，其速度高于異步時序電路。（2）按輸出信號的特點根據輸出信號的特點可將時序電路分為米里（Mealy）型和摩爾（Moore）型兩類。米里型電路的外部輸出Z既與觸發器的狀態Qn有關，又與外部輸入X有關。而摩爾型電路的外部輸出Z僅與觸發器的狀態Qn有關，而與外部輸入X無關。（3）按邏輯功能時序邏輯電路按邏輯功能可劃分為寄存器、鎖存器、移位寄存器、計數器和節拍發生器等。3.時序邏輯電路的邏輯功能描述方法描述一個時序電路的邏輯功能可以采用邏輯方程組（驅動方程、輸出方程、狀態方程）、狀態表、狀態圖、時序圖等方法。這些方法可以相互轉換，而且都是分析和設計時序電路的基本工具。5.2時序邏輯電路的分析方法和設計方法1.時序邏輯電路的分析步驟（1）首先確定是同步還是異步。若是異步，須寫出各觸發器的時鐘方程。（2）寫驅動方程。（3）寫狀態方程（或次態方程）。（4）寫輸出方程。若電路由外部輸出，要寫出這些輸出的邏輯表達式，即輸出方程。（5）列狀態表（6）畫狀態圖和時序圖。（7）檢查電路能否自啟動并說明其邏輯功能。5.2.1同步時序邏輯電路的分析5.2.2異步時序邏輯電路的分析5.2.3同步時序邏輯電路的設計方法1.同步時序邏輯電路的設計步驟設計同步時序電路的一般過程如圖5.10所示。圖5.10同步時序電路的設計過程5.3寄存器和鎖存器能夠暫存數碼（或指令代碼）的數字部件稱為寄存器。寄存器根據功能可分為數碼寄存器和移位寄存器兩大類。5.3.1數碼寄存器寄存器要存放數碼，必須要存得進、記得住、取得出。因此寄存器中除觸發器外，通常還有一些控制作用的門電路相配合。圖5.17為由D觸發器組成的4位數碼寄存器。在存數指令（CP脈沖上升沿）的作用下，可將預先加在各D觸發器輸入端的數碼，存入相應的觸發器中，并可從各觸發器的Q端同時輸出，所以稱其為并行輸入、并行輸出的寄存器。圖5.174位數碼寄存器數碼寄存器的特點是：（1）在存入新數碼時能將寄存器中的原始數碼自動清除，即只需要輸入一個接收脈沖，就可將數碼存入寄存器中——單拍接收方式的寄存器。（2）在接收數碼時，各位數碼同時輸入，而各位輸出的數碼也同時取出，即并行輸入、并行輸出的寄存器。（3）在寄存數據之前，應在RD端輸入負脈沖清零，使各觸發器均清零。5.3.2移位寄存器1.單向移位寄存器由D觸發器構成的4位右移寄存器如圖5.18所示。CR為異步清零端。左邊觸發器的輸出接至相鄰右邊觸發器的輸入端D，輸入數據由最左邊觸發器FF0的輸入端D0接入。圖5.18D觸發器組成的4位右移寄存器除用D觸發器外，也可用JK、RS觸發器構成寄存器，只需將JK或RS觸發器轉換為D觸發器功能即可。但T觸發器不能用來構成移位寄存器。2.雙向移位寄存器雙向移位寄存器電路結構如圖5.20所示，將右移寄存器和左移寄存器組合起來，并引入控制端S便構成既可左移又可右移的雙向移位寄存器。圖5.20D觸發器組成的4位雙向左移寄存器5.3.3鎖存器1.鎖存器原理鎖存器又稱自鎖電路，是用來暫存數碼的邏輯部件，如圖5.21所示是一位鎖存器邏輯電路圖，它與觸發器的區別是：當使能信號到來時，輸出隨輸入數碼變化（相當于輸出直接接到輸入端）；當使能信號結束時，輸出保持使能信號跳變時的狀態不變。圖5.21一位鎖存器邏輯電路圖2.鎖存器集成電路介紹75是4位鎖存器，它包括TTL系列中的54/7475，54/74LS75和CMOS系列中的54/74HC75、54/74HCT75等。其外引腳排列圖如圖5.22所示。圖5.224位鎖存器75外引腳排列圖5.3.4寄存器集成電路介紹1.集成移位寄存器74194集成移位寄存器74194如圖5.23所示。

圖5.23集成移位寄存器741942.集成移位寄存器的應用移位寄存器除了具有寄存數碼和將數碼移位的功能外，還可以構成各種計數器和分頻器。圖5.24所示為4位右移寄存器構成的環形計數器。圖5.24環形計數器圖5.25環形計數器時序圖圖5.26用74194構成的環形計數器圖5.27用74194構成的扭環形計數器5.4計數器能累計輸入脈沖個數的時序部件叫計數器。計數器不僅能用于計數，還可用于定時、分頻和程序控制等。計數器按計數進制可分為二進制計數器和非二進制計數器；按數字的增減趨勢可分為加法計數器、減法計數器和可逆計數器；按計數器中各觸發器翻轉是否與計數脈沖同步可分為同步計數器和異步計數器。5.4.1二進制計數器1.異步二進制計數器以3位二進制加法計數器為例，邏輯圖如圖5.28所示。圖5.28JK觸發器構成的3位異步二進制加法計數器圖5.29二進制加計數器的時序圖圖5.30狀態圖圖5.31二進制減法計數器狀態圖圖5.32上升沿觸發的二進制減法計數器時序圖2.同步二進制計數器(1)同步二進制加法計數器由4個JK觸發器組成的4位同步二進制加法計數器的邏輯圖如圖5.33所示，圖中各觸發器的時鐘脈沖同時接計數脈沖CP，因而這是一個同步時序電路。圖5.334位同步二進制加法計數器的邏輯圖由邏輯圖知，各觸發器的驅動方程分別為J0=K0=1J1=K1=Q0J2=K2=Q0Q1J3=K3=Q0Q1Q2圖5.344位同步二進制加法計數器的時序圖（2）同步二進制可逆計數器圖5.35二進制可逆計數器的邏輯圖當加/減控制信號X=1時，FF1～FF3中的各J、K端分別與低位各觸發器的Q端相連，作加法計數；當加/減控制信號X=0時，FF1～FF3中的各J、K端分別與低位各觸發器的Q端相連，作減法計數，實現了可逆計數器的功能。5.4.2十進制計數器1.8421BCD碼同步十進制加法計數器圖5.36所示為由4個下降沿觸發的JK觸發器組成的8421BCD碼同步十進制加法計數器的邏輯圖。它是在同步二進制加法計數器的基礎上修改而成的。圖5.368421BCD碼同步十進制加法計數器的邏輯圖（1）寫出驅動方程（2）寫出JK觸發器的特性方程（3）作狀態轉換表（4）作狀態圖及時序圖（5）檢查電路能否自啟動圖5.378421BCD同步十進制加法計數器的狀態圖圖5.38同步十進制加法計數器時序圖2.8421BCD碼異步十進制加法計數器異步十進制計數器的邏輯電路圖如圖5.40所示，從圖中可見，各觸發器的時鐘脈沖端不受同一脈沖控制，各個觸發器的翻轉除受J、K端控制外，還要看是否具備翻轉的時鐘條件，因此分析起來較復雜。圖5.408421BCD碼異步十進制加法計數器的邏輯圖5.4.3集成計數器介紹集成計數器種類很多，有同步的，也有異步的。集成計數器功能比較完善，一般設有更多的附加功能，適用性強，使用也更方便。1.異步集成計數器74290二-五-十進制異步加法計數器74290的電路結構如圖5.41所示。圖5.41二-五-十進制異步加法計數器74290邏輯功能示意圖和引腳圖如圖5.42所示。

圖5.4274290的邏輯功能示意圖和引腳圖2.74290的應用74290通過輸入輸出端子的不同連接，可組成不同進制的計數器。圖5.43～圖5.45分別是用74290組成的二進制、五進制和十進制計數器（箭頭示出信號的輸入輸出端）。圖5.43二進制計數器圖5.44五進制計數器圖5.458421BCD十進制計數器利用反饋復位使計數器清零從而跳過無效狀態構成所需進制計數器的方法，稱為反饋復位法或反饋清零法。當計數長度較長時，可將集成計數器級聯起來使用。3.同步集成計數器74161集成芯片74161是同步的可預置4位二進制加法計數器。圖5.48分別是它的邏輯電路圖和引腳圖。圖5.4874161的邏輯功能示意圖和引腳圖4.74161的應用74161是集成同步4位二進制計數器，也就是模16計數器，用它可構成任意進制計數器。實現的方法有反饋復位法和反饋預置法。5.5節拍脈沖發生器節拍脈沖發生器就是用來產生在時間上有的先后順序脈沖的一種時序電路，有時也稱順序脈沖發生器。常見的順序脈沖發生器有計數型和寄存器型兩種。1.計數型順序脈沖發生器圖5.54所示電路是計數型順序脈沖發生器。它由計數器和譯碼器兩部分組成。三個觸發器FF2、FF1、FF0組成異步3位二進制加法計數器，8個與門組成3～8線譯碼器。前者是時序電路，后者是組合電路。圖5.54節拍脈沖發生器邏輯圖只要在計數器的輸入端CP