.....EDA技術課程設計任務書一、設計題目、內容及要求題目：出租車計價器設計內容及要求：設計任務：設計一種出租車計價器,計費標準如下<1>起步價為8.00元,起步公里為3公里；<2>超過3公里,每公里按1.00元收費；<3>單程行駛里程超過20公里,每公里租價加收50%；<4>等候時間累積1分鐘,則每分鐘這算1公里里程價。要求顯示里程、計費及等候時間。乘客上車后,按下啟動鍵,開始計費,除非同一乘客往返用那個車,否則按下單程鍵,這樣行駛里程超過20公里時,每公里加收50%,既每公里租費1.5元；計費顯示為3位整數、1位小數。二、設計原始資料1.教材2.實驗指導書三、要求的設計成果〔課程設計說明書、設計實物、圖紙等1.設計說明書：內容包括設計背景、設計原理、仿真結果分析、設計總結。2.硬件調試：要求學生對設計進行硬件調試,調試平臺為EDA實驗室的實驗箱。四、進程安排1.20周1-3進行總體設計,進行各模塊的程序設計、仿真及硬件調試。2.20周4-5進行說明書撰寫及答辯。五、主要參考資料1.潘松,黃繼業.《EDA技術實用教程》.科學出版社,2010.6.2.劉江海.《EDA技術課程設計》.華中科技大學出版社,2009.5.指導教師〔簽名：教研室主任〔簽名：注：可以附頁目錄TOC\o"1-3"\u1概述12總體設計22.1設計要求22.2設計思路22.3設計流程圖22.4總體設計封裝圖42.5各信號說明43模塊設計53.1秒分頻模塊53.2控制模塊53.3計量模塊5計價部分5計時部分5計程部分53.4譯碼顯示模塊54程序調試運行65硬件驗證85.1引腳鎖定85.2硬件驗證情況86總結及體會9參考文獻10附錄〔程序源代碼11..1概述隨著我國國民經濟生產總值的增加以及人民生活水平的提高,各大中小城市的出租車營運事業發展迅速,出租車已經成為人們日常出行選擇較為普通的交通工具。出租車計價器是出租車營運收費的專用智能化儀表,是使出租車市場規范化、標準化的重要設備。一種功能完備,簡單易用,計量準確的出租車計價器是加強出租車行業管理,提高服務質量的必需品。本設計采用VHDL硬件描述語言作為設計手段,采用自頂向下的設計思路,得到一種出租車計價系統的軟件結構,通過QuartusⅡ軟件下進行仿真,證明所設計的電路系統完成了出租車計價的功能,各項指標符合設計要求。該設計雖然功能簡單,智能化水平比較低,但仍具有一定的實用性。該設計是在VHDL的基礎上對出租車計價器進行設計來實現其基本功能的,與以往的基于單片機的數模混合電路相比,FPGA具有穩定性好、抗干擾能力強、電路實現簡單、程序簡單等優點,且非常適合做為出租車計價器的控制核心,所以選擇用VHDL來對計價器進行設計來實現其功能。出租車計價器的實現將大大改善人們出行時因為討價還價而帶來的煩惱,從而使人們的心情比較愉悅。本設計是對出租車計價器的四個模塊進行分析的,綜述如下：分頻模塊：分頻模塊是其它模塊的基礎,輸入時鐘選為32Hz,分頻后的時鐘頻率為1Hz,為后續模塊提供基本時鐘。等待時間模塊：該模塊針對乘客確認下車前的等待而言,比如堵車、中途下車的情況,通過1Hz脈沖計數,每一分鐘計時加一,最大計時時間顯示為99分鐘。路程模塊：該模塊是對車輛行駛路程進行計數,以1Hz時鐘為基礎,檢測行程脈沖,路程模塊中有內部變量來判斷路程,當大于3公里、20公里時,分別有相應的使能信號對此作出記錄,最大路程顯示為99公里。計費模塊：該模塊是基于等待時間模塊和路程模塊對費用進行控制的。通過內部使能信號分別計算3公里以內、3-20公里以及20公里以后的費用。本設計是基于VHDL進行編程,然后在QuartusⅡ進行波形仿真,實現出租車計價器的基本功能。2總體設計2.1設計要求〔1起步價為8.00元,起步公里為3公里；〔2超過3公里,每公里按1元收費；〔3單程行駛里程超過20公里,每公里租價加收50%;〔4等候時間超過1分鐘,每分鐘按這公里的租價計算。要求顯示里程、計費及等候時間。乘客上車后,按下啟動鍵,開始計費,除非同一乘客往返用那個車,否則按下單程鍵,這樣行駛里程超過20公里時,每公里加收50%,既每公里租費1.5元；計費顯示為3位整數、1位小數。2.2設計思路輸入2個時鐘信號,分別模擬時間和路程。對等待時間、路程計數,進而統計費用。系統結構框圖如圖2-1。顯示分頻器計費時鐘信號顯示分頻器計費時鐘信號等待信號等待信號公里脈沖公里脈沖計費/復位控制器計費/復位控制器計程計時圖2-1自動計價器的系統方框圖上圖中,計數器1對分頻后的1Hz脈沖計數,計數60次,計數器加1,對應等待時間,計數器2對車速脈沖計數,其上升沿到來計數加1,對應里程。2.3設計流程圖設計流程圖如圖2-2所示。開始開始初始化單程？里程>3里程>201.5元/公里1元/公里等待？等待？1.5元/分鐘1元/分鐘計費NYYYNYYNN圖2-2系統設計流程圖分頻里程計數時間計數時間計數N乘客上車后,按下啟動按鈕,計價器開始工作,首先進入初始化狀態,即計程從0開始,計費從8開始。再根據單程信號判斷是否為單程,進而確定計費方式。單程：里程計數器開始計數,當路程超過3公里時,計費開始累加,按1元每公里計算,路程超過20公里時每公里1.5元。當路程超過3公里有等待時,按下等待信號,每等待1分鐘費用與當前計費方式相同。往返：每公里1元,等待計費為每分鐘1元。乘客下車后,按下復位鍵,則所有計數器進入初始狀態。2.4總體設計封裝圖總體設計封裝圖如圖2-3所示。圖2-3系統封裝圖2.5各信號說明輸入信號：clk：系統時鐘信號；mile:車速時鐘;start:：啟動信號,當start=1時,出租車啟動,計數器開始計數；否則計數器停止計數；single:單程信號,單程時由司機輸入；stop：等待信號,處于等待狀態時由司機輸入；輸出信號：km1,km2：里程,單位為公里；min1,min2:等待時間,單位為分鐘；price1,price2,price3,price4:費用,單位為元,其中price1表示小數位。3模塊設計3.1秒分頻模塊秒分頻模塊對頻率為240Hz的輸入脈沖進行分頻,得到的頻率為16Hz,15Hz和1Hz的三種頻率。該模塊產生頻率信號用于計費,每個1HZ脈沖為0.1元計費控制,15HZ信號為1.5元的計費控制,16Hz信號為1.6元計費控制。3.2控制模塊控制模塊是系統的核心部分,對計價器的狀態進行控制。3.3計量模塊計量模塊完成計價、計時、計程功能。計價部分行程3公里內,起步費為8元；3公里外以每公里1元計費,等待累計時間1分鐘外以每分鐘1元計費。20公里外以每公里1.5元計費,等待累計時間1分鐘外以每分鐘1.5元計費。計費數據送入顯示譯碼模塊進行譯碼,最后送至以百元、十元、元、角為單位對應的數碼管上顯示。計時部分計時部分用于計算乘客的等待累計時間。計時器的量程為59分,滿量程自動歸零。即時數據送入顯示譯碼模塊進行譯碼,最后送至以分為單位對應的數據管上顯示。計程部分計程部分用于計算乘客所行使的公里數。計程器的量程為99公里3.4譯碼顯示模塊譯碼顯示模塊完成計價、計時、計程數據顯示。該模塊經過8選1選擇器將計費數據〔4位BCD碼、計時數據〔2位BCD碼、計程數據〔2位BCD碼動態選擇輸出。其中計費數據送入顯示譯碼模塊進行譯碼,最后送至百元、十元、元、角為單位對應的數碼管上顯示,最大顯示為999.9元；計時數據送入顯示譯碼模塊進行譯碼,最后送至分為單位對應的數碼管上顯示,最大顯示為99分鐘；計程數據送入顯示譯碼模塊進行譯碼,最后送至以公里為單位的數碼管上顯示,最大顯示為99公里4程序調試運行圖4-1單程行駛示意圖啟動鍵、單程鍵有效,由圖4-1可知,3公里之內計費顯示為8元；3-20公里之間每公里1元累計；超過20公里圖4-2單程行駛中途等待示意圖啟動鍵、單程鍵有效,行駛一段時間等待信號有效,等待后繼續行駛。由圖4-2可知,3公里之內計費顯示8元,3-20公里之間每公里圖4-3單程行駛到達目的地示意圖啟動鍵、單程鍵有效,乘客到達目的地下車。如圖4-3所示。圖4-4雙程行駛示意圖啟動鍵有效,乘客乘車完成雙程行駛。由圖4-4可知,3公里之內計費顯示為8元；3-20公里之間每公里1元累計；超過20公里5硬件驗證5.1引腳鎖定做硬件驗證之前需要清楚實驗板上各鍵與各信號的鏈接情況,參照資料得出本設計中各引腳的對應情況如下,本設計下載時選擇模式5。引腳鎖定如圖5-1。圖5-1引腳鎖定圖5.2硬件驗證情況做好引腳鎖定后,打開硬件箱的電源,數碼管有正確的數字顯示,鏈接硬件箱與計算機開始驗證。操作運行實驗結果完全符合要求。通過仿真驗證表明,本文所設計的出租車計價器能夠正常地顯示行駛的里程數和乘客應付的費用,符合預定的計費標準和功能要求。6總結及體會通過為期一周的課程設計,出租車計價器系統的設計已基本完成,能按預期的效果模擬汽車啟動、等待、停止、復位等功能,并顯示車費數目等待時間及行駛路程。出租車計費系統的設計中體現了VHDL覆蓋面廣,描述能力強,是一個多層次的硬件描述語言及CPLD器件速度快,使用方便,便于修改等特點,本設計在實用方面具有一定的價值。在本次設計中還存在很多不足,可以改進的地方目前有以下幾點:一、該設計雖然實現了基本的計費和計程,但是很多問題并沒有解決,如本設計只實現了一種車速的計費。若要實現出租車的不同檔位下的計程計費,還需要進一步討論。二、該設計智能化水平較低,啟動、等待、復位等信號需要人為輸入,若在實際中出現操作偏差,會導致計費不準確。通過此次課程設計,我們更進一步的深入了解了VHDL設計語言,并在使用過程中對它有了更深的體會。對編程過程中可能遇到的問題有了一定的了解和解決方法,在理論學習和編程練習以及硬件測試方面都獲得了較大的收獲,對于今后進行程序設計有很大的幫助。期間要感謝我的老師的悉心指導以及同學們的大力幫助。在此次設計過程中確實遇到了很多困難,但是再大的困難只要有勇氣去征服它,那就不是什么困難了。此外,通過本次課程設計,我還有了一定的對學習上的體會,知識的真實魅力其實是在于它因為應用于實踐中而產生的實際的生產價值,或者說是給人們帶來的巨大的方便,因為它有用了所以我們學起來會更有動力,更能往深里去研究。參考文獻[1]VoleiA.Pedroni.《VHDL數字電路設計教程》.電子工業出版社,2010.[2]潘松,黃繼業.《EDA技術實用教程》.科學出版社,2010.6.[3]劉江海.《EDA技術課程設計》.華中科技大學出版社,2009.5.[3]鮑可進,趙念強,趙不賄等.《數字邏輯電路設計》.清華大學出版社,2004.[4]王道憲,賀名臣,劉偉.《VHDL電路設計技術》.國防工業出版社,2004.[5]黃仁欣.《EDA技術實用教程》.清華大學出版社,2006.[6]徐向民.《數字系統設計及VHDL實踐》.機械工業出版社,2007.附錄〔程序源代碼出租車計價器源程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityhuisport<clk:instd_logic;start,single:instd_logic;stop,mile:instd_logic;min1,min2:outstd_logic_vector<3downto0>;km1,km2:outstd_logic_vector<3downto0>;price1,price2,price3,price4:outstd_logic_vector<3downto0>>;end;architecturebhvofhuissignalstart_r:std_logic;signalclk1hz:std_logic;signalq:integerrange0to299;signalsecond:integerrange0to59;signalp1,p2,p3,p4:std_logic_vector<3downto0>;signalk1,k2:std_logic_vector<3downto0>;signalm1,m2:std_logic_vector<3downto0>;signalen0,en1,f_wait,f:std_logic;beginmin1<=m1;min2<=m2;km1<=k1;km2<=k2;price1<=p1;price2<=p2;price3<=p3;price4<=p4;U1:process<clk>beginif<clk'eventandclk='1'>thenifq=255thenq<=0;clk1hz<='1';elseq<=q+1;clk1hz<='0';endif;endif;endprocess;U2:process<clk1hz>beginifstart='0'thenf_wait<='0';m1<="0000";m2<="0000";elsif<clk1hz'eventandclk1hz='1'>thenifstop='1'thenifsecond=6thensecond<=0;f_wait<='1';ifm1="1001"thenm1<="0000";ifm2="0101"thenm2<="0000";elsem2<=m2+'1';endif;elsem1<=m1+'1';endif;elsef_wait<='0';second<=second+1;endif;elsef_wait<='0';endif;endif;endprocess;U3:process<clk1hz>beginif<clk1hz'eventandclk1hz='1'>thenstart_r<=start;endif;endprocess;f<=f_waitwhenstop='1'elsemilewhenen0='1'else'0';U4:process<start,mile>beginifstart='0'thenk1<="0000";k2<="0000";en0<='0';en1<='0';elsif<mile'eventandmile='1'>thenifstop='0'thenifk1="1001"thenk1<="0000";ifk2="1001"thenk2<="0000";elsek2<=k2+'1';endif;elsek1<=k1+'1';endif;ifk1="0011"thenen0<='1';endif;ifk2="0001"andk1="1001"andsingle='1'thenen1<='1';endif;elsek1<=k1;k2<=k2;endif;endif;endprocess;U5:process<start,f>beginifstart='0'thenp1<="0000";p2<="0000";p3<="0000";p4<="0000";elsifstart='1'andstart_r='0'thenp1<="0000";p2<="1000";p3<="0000";p4<="0000";elsif<f'eventandf='1'>thenifen1='0'thenifp2="1001"thenp2<="0000";ifp3="1001"then