第四章組合邏輯電路

【教學目標】1.認識實際的數字電路的模型；2.掌握最基本的數字電路的分析和設計方法；3.認識一些常用的集成邏輯電路的設計和應用。【教學重點】1.組合邏輯電路的分析與設計；2.常用集成邏輯芯片的應用。【教學難點】如何應用這些集成電路芯片實現其它組合邏輯電路。【內容提要】4.1組合邏輯電路的分析4.2組合邏輯電路的設計4.3常用中規模組合邏輯部件的原理和應用

4.4組合邏輯電路中的競爭與冒險一、組合邏輯電路的概念指任何時刻的輸出僅取決于該時刻輸入信號的組合，而與電路原有的狀態無關的電路。

數字電路根據邏輯功能特點的不同分為組合邏輯電路時序邏輯電路指任何時刻的輸出不僅取決于該時刻輸入信號的組合，而且與電路原有的狀態有關的電路。二、組合邏輯電路的特點與描述方法組合邏輯電路的邏輯功能特點：沒有存儲和記憶作用。

組合電路的組成特點：

由門電路構成，不含記憶單元，只存在從輸入到輸出的通路，沒有反饋回路。組合電路的描述方法:主要有邏輯表達式、真值表、卡諾圖和邏輯圖等。組合邏輯電路組合邏輯電路的框圖

邏輯電路的分析就是根據給定邏輯電路，找出輸出輸入間的邏輯關系，從而確定電路的邏輯功能。組合邏輯電路的分析過程如下：(1)由給定的邏輯電路圖，寫出輸出端的邏輯表達式；(2)列出真值表；(3)從真值表概括出邏輯功能；(4)對原電路進行改進設計，尋找最佳方案(這一步不一定都要進行)。4.1組合邏輯電路的分析

例1

已知邏輯電路如圖4-2所示，分析其功能。圖4–2例1邏輯圖

解

第一步：寫出邏輯表達式。由前級到后級寫出各個門的輸出函數(反過來寫也可以)。

第二步：列出真值表。如表4-1所示。第三步：邏輯功能描述。三變量多數表決器。第四步：檢驗該電路設計是否最簡，并改進。畫出卡諾圖，化簡結果與原電路一致，說明原設計合理，無改進的必要。

表4–1例1真值表

ABCABACBCF00000101001110010111011100000011000001010001000100010111例2

分析圖4-3所示電路的邏輯功能。

圖4–3例2邏輯圖

解

第一步：寫出函數表達式。

表4–2例2真值表

ABCABCABCABCBCF0000010100111001011101110000001000100000010000000100000001100110第二步：列真值表。真值表如表4-2所示。第三步：功能描述。由真值表可看出，這就是一個二變量的異或電路（B、C）。表4–2例2真值表

ABCABCABCABCBCF0000010100111001011101110000001000100000010000000100000001100110第二步：列真值表。真值表如表4-2所示。第三步：功能描述。由真值表可看出，這就是一個二變量的異或電路（B、C）。第四步：改進設計。卡諾圖如圖4-4所示。由重新化簡看出，原電路設計不合理，應改進，用一個異或門即可。圖4–4例2化簡后重新設計邏輯圖

初學者一般從輸入向輸出逐級寫出各個門的輸出邏輯式。熟練后可從輸出向輸入直接推出整個電路的輸出邏輯式。由Si表達式可知，當輸入有奇數個1時，Si

=1，否則Si=0。例3分析下圖電路的邏輯功能。解：(2)列真值表(1)寫出輸出邏輯函數式AiBiCi-1CiSiAiBiCi-10100011110

1

1

1

1111011101001110010100000CiSiCi-1BiAi輸出輸入11110000由Ci-1表達式可畫出其卡諾圖為：11101000可列出真值表為(3)分析邏輯功能將兩個一位二進制數Ai、Bi

與低位來的進

位Ci-1相加，Si為本位和，Ci為向高位產生的

進位。這種功能的電路稱為全加器。4.2組合邏輯電路的設計

電路設計的任務就是根據功能設計電路。一般按如下步驟進行：(1)將文字描述的邏輯命題變換為真值表。作出真值表前要仔細分析解決邏輯問題的條件，作出輸入、輸出變量的邏輯規定，然后列出真值表。(2)進行函數化簡，化簡形式應依據選擇什么門而定。(3)根據化簡結果和選定的門電路，畫出邏輯電路。例1

設計三變量表決器，其中A具有否決權。解第一步：列出真值表。設A、B、C分別代表參加表決的邏輯變量，為1表示贊成，為0表示反對；F為表決結果，F=1表示通過，F=0表示被否決。ABCF00001111001100110101010100000111第二步：函數化簡。選用與非門來實現。畫出卡諾圖化簡。

例2

設計一個組合電路，將8421BCD碼變換為余3代碼，用與非門實現。解

這是一個碼制變換問題。由于均是BCD碼，故輸入輸出均為四個端點，其框圖如圖4-7所示。按兩種碼的編碼關系，得真值表如表4-5所示。圖4–7碼制變換電路框圖表4–58421BCD碼變換為余3代碼真值

無關項化簡過程如圖4-8所示。圖4–8例2化簡過程

WXY作業：書P1133,9，12(3)4.3.1半加器與全加器1.半加器設計圖4–10半加器框圖4.3常用中規模組合邏輯部件的原理和應用

只考慮兩個1位二進制數相加，而不考慮來自低位進位的加法，稱為半加。完成半加功能的電路稱為半加器。表4–7半加器真值表

ABSCi+10001101100101001圖4–11半加器邏輯圖

ABSCCO∑“∑”為加法運算總限定符號“CO”為進位輸出的限定符號輸入1111110011101010100110110010100110000000CiSiCi-1BiAi輸出AiBiSiCiCO∑CICi-12.全加器設計除了最低位，其它位的加法需考慮低位向本位的進位。考慮低位來的進位位的加法稱為全加。函數變換過程如下：圖4–13用異或門構成全加器

圖4–14用與或非門組成全加器

3.多位二進制加法(1)串行進位

圖4–15四位串行進位加法器

對于串行進位，高位的加法運算，必須等到低位的加法運算完成之后才能正確進位。*(2)超前進位

各級進位都可以同時產生。4.全加器的應用例1

試用全加器構成二進制減法器。解

利用“加補”的概念，即可將減法用加法來實現，圖4-18即為全加器完成減法功能的電路。圖4–18全加器實現二進制減法電路減去某個數可以用加上它的補碼來代替例2

試采用四位全加器完成8421BCD碼到余3代碼的轉換。解由于8421BCD碼加0011即為余3代碼，所以其轉換電路就是一個加法電路，如圖4-22所示。

圖4-22轉換電路

（特定含義：規則、順序）某種代碼編碼譯碼編碼器譯碼器二進制代碼編碼器：在二值電路中，信號以高、低電平的形式給出的，因此，編碼器就是把輸入的高、低電平信號編成一個對應的二制進代碼。譯碼器：將輸入的二進制代碼譯成對應的輸出高、低電平信號。4.3.2編碼器與譯碼器編碼輸入編碼輸出I0I1I2I3Q1Q01000000

1

000100

1

0100001114-2編碼器舉例說明譯碼輸入譯碼輸出Q1Q0I0I1I2I30010000101

001000101100012位二進制譯碼器I0—I3代表4個信息Q0—Q1是2位二進制碼一、編碼器功能：（一）二進制編碼器輸入m個信息輸出n位二進制代碼m≤2nm個輸入端，n個輸出端編碼器是一個多輸入、多輸出的組合電路。分為普通編碼器和優先編碼器。將2n個輸入信號編成n位二進制代碼的電路

優先編碼器：允許幾個輸入端同時加上信號，電路只對其中優先級別最高的信號進行編碼。普通編碼器：任何時刻只允許一個輸入端有信號輸入。Rx7邏輯功能：任何一個輸入端接低電平時，三個輸出端有一組對應的二進制代碼輸出（一）二進制編碼器1、

三位二進制編碼器（8線-3線編碼器）。任何時刻只允許一個輸入端有信號輸入簡化真值表2、8線-3線優先編碼器74LS148編碼輸出編碼輸入使能輸入端使能輸出端擴展輸出～：輸入，低電平有效。優先級別依次為～～：編碼輸出端：使能輸入端；時，編碼，時，禁止編碼。管腳定義：：使能輸出端，編碼狀態下若無輸入信號，：擴展輸出端，編碼狀態下若有輸入信號，8-3優先編碼真值表–（二）編碼器的應用

⑶第一片工作時，編碼器輸出：0000-0111第二片工作時，編碼器輸出：1000-1111⑵實現優先編碼：高位選通輸出與低位控制端連接例：用8-3線優先編碼器74LS148擴展成16線-4線編碼器。高位低位解：⑴編碼器輸入16線，用兩片8-3線編碼器，高位為第一片，低位為第二片，最高優先位為二、譯碼器及其應用將輸入二進制代碼譯成相應輸出信號的電路。n位

二進制代碼

2n個

譯碼輸出二進制譯碼器譯碼輸出100011010001001010000100Y3Y2Y1Y0A0A1譯碼輸入譯碼輸出高電平有效譯碼輸出011111101101110110111000Y3Y2Y1Y0A0A1譯碼輸入0000譯碼輸出低電平有效（一）二進制譯碼器1、3線－8線譯碼器8個譯碼輸出端低電平有效。使能端STA高電平有效，

STB、STC低電平有效，即當STA=1，

STB=STC=0時譯碼，否則禁止譯碼。3位二進制碼輸入端，從高位到低位依次為A2、A1

和A0。0111111111101101111110110111011111101011110111100101111101111100111111011010011111110110001111111100000111111111××××011111111×××1×Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2STB+STCSTA輸出輸入CT74LS138

真值表允許譯碼器工作禁止譯碼

Y7~Y0由輸入二進制碼A2、A1、A0的取值決定。011111111111111111010101010101010100010000000000輸出邏輯函數式Y0=A2A1A0=m0Y1=A2A1A0=m1Y2=A2A1A0=m2Y3=A2A1A0=m3Y4=A2A1A0=m4Y5=A2A1A0=m5Y6=A2A1A0=m6Y7=A2A1A0=m700001000Y0=A2A1A0=m0Y1=A2A1A0=m1譯出了8個最小項的反函數，即8個輸出為與非式。低位片高位片例用兩片CT74LS138組成的4線–16線譯碼器。低3位碼從各譯碼器的碼輸入端輸入。高位碼A3與高位片STA端和低位片STB端相連，因此，A3=0時低位片工作，A3=1時高位片工作。

該STA不用，應接有效電平1。

E作4線–16線譯碼器使能端，低電平有效。16個譯碼輸出端2、譯碼器的擴展CT74LS138組成的4線–16線譯碼器工作原理E=1時，兩個譯碼器都不工作，輸出Y0~Y15都為高電平1。(1)A3=0時，高位片不工作，低位片工作，譯出與輸入0000~0111分別對應的8個輸出信號Y0~Y7。(2)A3=1時，低位片不工作，高位片工作，譯出與輸入1000~1111分別對應的

8

個輸出信號

Y8~

Y15。E=0時，允許譯碼。低位片高位片將BCD碼的十組代碼譯成0~9十個對應輸出信號的電路，稱為二–十進制譯碼器，又稱4線–10線譯碼器。（二）二-十進制譯碼器

8421BCD碼輸入端，從高位到低位依次為A3、A2、A1和A0。10個譯碼輸出端，低電平0有效。4線-10線譯碼器CT74LS42邏輯示意圖Y1Y0Y3Y4Y2Y5Y6Y7Y8Y9A0A1A2CT74LS42A3111111111111111111111111011111111111111011111111111100111111111111110111111111110101偽碼011111111110019101111111100018110111111111107111011111101106111101111110105111110111100104111111011111003111111101101002111111110110001111111111000000Y9Y8Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2A3輸出輸入十進制數4線-10線譯碼器CT74LS42真值表00000010001001000111100110101000101100010000000000111111111111111111111111111111111111111111111111111111111111111101111011001111010101偽碼01輸出、不用，并將A3用作使能端時，可用作3線-8線譯碼器。YA0A1A2數碼顯示譯碼器譯碼器YYYYYY驅動器YYYYYYYA3a數碼顯示器bcdefgbcdefgabcdefga（三）數碼顯示譯碼器

將輸入的BCD碼譯成相應輸出信號，以驅動顯示器顯示出相應數字的電路。

1、數碼顯示譯碼器的結構和功能示意圖0101a數碼顯示器bcdefgYA0A1A2數碼顯示譯碼器譯碼器YYYYYY驅動器YYYYYYYA3bcdefgabcdefga輸入BCD碼輸出驅動七段數碼管顯示相應數字00012、數碼顯示器簡介數字設備中用得較多的為七段數碼顯示器，又稱數碼管。常用的有半導體數碼顯示器(LED)和液晶顯示器(LCD)等。它們由七段可發光的字段組合而成。（1）七段半導體數碼顯示器(LED)abcdefgDPagfCOMbcedCOMDPabcdefgDP發光字段，由管腳a~g電平控制是否發光。小數點，需要時才點亮。顯示的數字形式主要優點：字形清晰、工作電壓低、體積小、可靠性高、響應速度快、壽命長和亮度高等。

主要缺點：工作電流大，每字段工作電流約10mA。共陽接法

共陰接法

半導體數碼顯示器內部接法COMCOMDPgfedcbaDPgfedcbaCOMCOMVCC+5V串接限流電阻

a~g和DP為低電平時才能點亮相應發光段。

a~g和DP為高電平時才能點亮相應發光段。共陽接法數碼顯示器需要配用輸出低電平有效的譯碼器。

共陰接法數碼顯示器需要配用輸出高電平有效的譯碼器。RR共陽極共陰極即液態晶體（2）液晶顯示器(LCD)點亮七段液晶數碼管的方法與半導體數碼管類似。

主要優點：工作電壓低，功耗極小。主要缺點：顯示欠清晰，響應速度慢。

液晶顯示原理：無外加電場作用時，液晶分子排列整齊，入射的光線絕大部分被反射回來，液晶呈透明狀態，不顯示數字；當在相應字段的電極上加電壓時，液晶中的導電正離子作定向運動，在運動過程中不斷撞擊液晶分子，破壞了液晶分子的整齊排列，液晶對入射光產生散射而變成了暗灰色，于是顯示出相應的數字。當外加電壓斷開后，液晶分子又將恢復到整齊排列狀態，字形隨之消失。（3）七段顯示譯碼器輸入：二-十進制代碼輸出：譯碼結果，可驅動相應的七段數碼管顯示正確的數字。BCD—七段顯示器的真值表(共陰)

集成時為了擴大功能，增加熄滅輸入信號BI、燈測試信號LT、滅“0”輸入RBI和滅“0”輸出RBO。其功能介紹如下：

BI：當BI=0時，不管其它輸入端狀態如何，七段數碼管均處于熄滅狀態，不顯示數字。

LT：當BI=1，LT=0時，不管輸入DCBA狀態如何，七段均發亮，顯示“8”。它主要用來檢測數碼管是否損壞。

RBI:當BI=LT=1，RBI=0時，輸入DCBA為0000，各段均熄滅，不顯示“0”。而DCBA為其它各種組合時，正常顯示。它主要用來熄滅無效的前零和后零。如0093.2300，顯然前兩個零和后兩個零均無效，則可使用RBI使之熄滅，顯示93.23。RBO：當本位的“0”熄滅時，RBO=0，在多位顯示系統中，它與下一位的RBI相連，通知下位如果是零也可熄滅。表4–14真值表（共陽）顯示譯碼器與共陰極數碼管的連接圖顯示譯碼器與共陽極數碼管的連接圖（4）用譯碼器實現組合邏輯函數由于二進制譯碼器輸出端能提供輸入變量的全部最小項，而任何組合邏輯函數都可以變換為最小項之和的標準式，因此用二進制譯碼器和門電路可實現任何組合邏輯函數。當譯碼器輸出低電平有效時，選用與非門進行綜合；譯碼器輸出高電平有效時，選用或門綜合。由于有A、B、C三個變量，故選用3線-8線譯碼器。解：(1)

根據邏輯函數選擇譯碼器例1試用譯碼器和門電路實現邏輯函數選用3線-8線譯碼器CT74LS138，并令A2=A，A1=B，A0=C。(2)

將函數式變換為標準與-或式(3)根據譯碼器的輸出有效電平確定需用的門電路(4)畫連線圖CT74LS138輸出低電平有效，，i=0~7因此，將Y函數式變換為采用

5輸入與非門，其輸入取自Y1、Y3、Y5、Y6和Y7。例2試用譯碼器實現全加器。解：(1)分析設計要求，列出真值表設被加數為Ai

，加數為Bi

，低位進位數為Ci-1。輸出本位和為Si

，向高位的進位數為Ci

。列出全加器的真值表如下：1111110011101010100110110010100110000000CiSiCi-1BiAi輸出輸入(3)選擇譯碼器選用3線–8線譯碼器CT74LS138。并令A2=Ai，A1=Bi，A0=Ci-1。(2)根據真值表寫函數式(4)根據譯碼器的輸出有效電平確定需用的門電路(5)畫連線圖CT74LS138輸出低電平有效，，i=0~7因此，將函數式變換為AiBiCi-1SiCi圖4–48譯碼器作為其它芯片的片選信號作業：書P11523D0YD1D2D34

選

1

數據選擇器工作示意圖A1A0數據選擇器:根據地址碼的要求，從多路輸入信號中選擇其中一路輸出的電路.又稱多路選擇器(Multiplexer，簡稱MUX)或多路開關。多路輸入一路輸出地址碼輸入10Y=D1D1常用2選1、4選1、8選1和16選1等數據選擇器。

數據選擇器的輸入信號個數N與地址碼個數n的關系為

N=2n4.3.3數據選擇器及數據分配器數據分配器:根據地址碼的要求，將一路數據分配到指定輸出通道上去的電路。Demultiplexer，簡稱DMUXY0DY1Y2Y34

路數據分配器工作示意圖A1A0一路輸入多路輸出地址碼輸入10Y1=DD發送端，并-串接收端，串-并01一、數據選擇器1、雙4選1數據選擇器74LS153使能端輸出端數據輸入共用地址輸入1×××11100×××01101××1×0100××0×0101×1××1000×0××10011×××00000×××0000××××××11Y1D01D11D21D3A0A11ST輸出輸入74LS153數據選擇器1真值表1D01D11D21D31ST使能端低電平有效1×××11100×××01101××1×0100××0×0101×1××1000×0××10011×××00000×××0001D01D11D21D30××××××1數據選擇器2的邏輯功能同理。

1ST=1時，禁止數據選擇器工作，輸出1Y=0。

1ST=0時，數據選擇器工作。輸出哪一路數據由地址碼A1A0決定。1×××11100×××01101××1×0100××0×0101×1××1000×0××10011×××00000×××0000××××××11Y1D01D11D21D3A0A11ST輸出輸入74LS153數據選擇器1真值表1D01D11D21D31×××11100×××01101××1×0100××0×0101×1××1000×0××10011×××00000×××0001D01D11D21D30××××××1D1D2YD3STA1A0D04選1數據選擇器邏輯圖4選1數據選擇器輸出邏輯表達式Y=(A1A0D0+A1A0D1+A1A0D2+A1A0D3)STY=A1A0D0+A1A0D1+A1A0D2+A1A0D3

=m0D0+m1D1+m2D2+m3D374LS153數據選擇器輸出函數式1Y

=A1A01D0+A1A01D1+A1A01D2+A1A01D3

=m01D0+m11D1+m21D2+m31D32Y

=A1A02D0+A1A02D1+A1A02D2+A1A02D3

=m02D0+m12D1+m22D2+m32D32、8選1數據選擇器CT74LS151CT74LS151的邏輯功能示意圖使能端，低電平有效地址信號輸入端8路數據輸入端互補輸出端ST

=

1

時禁止數據選擇器工作

ST

=

0

時，數據選擇器工作。選擇哪一路信號輸出由地址碼決定。8選1數據選擇器CT74LS151真值表D7D71110D6D60110D5D51010D4D40010D3D31100D2D20100D1D11000D0D0000010×××1YYA0A1A2ST輸出輸入8選1數據選擇器CT74LS151真值表D7D71110D6D60110D5D51010D4D40010D3D31100D2D20100D1D11000D0D0000010×××1YYA0A1A2ST輸出輸入CT74LS151輸出函數表達式Y=A2A1A0D0

+A2A1A0D1

+

A2A1A0D2+A2A1A0D3+

A2A1A0D4+A2A1A0D5+

A2A1A0D6+A2A1A0D7=m0D0+m1D1+m2D2+m3D3+

m4D4+m5D5+

m6D6+m7D7(1)使用使能端進行擴展例1將4選1數據選擇器擴為8選1數據選擇器。解用二片4選1和一個反相器、一個或門即可。如圖4-51所示，第三個地址端A2直接接到Ⅰ的使能端，通過反相器接到Ⅱ的使能端。當A2=0時，Ⅰ選中，Ⅱ禁止。F輸出F1，即從D0~D3中選一路輸出；當A2=1時，Ⅰ禁止，Ⅱ選中。F輸出F2,即從D4~D7中選一路輸出。3、數據選擇器的擴展圖4–514選1擴展為8選1

例2

將4選1數據選擇器擴大為16選1數據選擇器。解由于16選1有16個數據輸入端，因此至少應該有四片4選1數據選擇器，利用使能端作為片選端。片選信號由譯碼器輸出端供給。16選1應該有四個地址端，高兩位作為譯碼器的變量輸入，低兩位作為4選1數據選擇器的地址端。電路連接如圖4-52所示。當A3A2為00時，選中Ⅰ片，輸出F為D0~D3;當A3A2為01時，選中Ⅱ片，輸出F為D4~D7;當A3A2為10時，選中Ⅲ片，輸出F為D8~D11；當A3A2為11時，選中Ⅳ片，輸出F為D12~D15。圖4–524選1擴大為16選1

(2)不用使能端進行擴展。圖4-53不用使能端且采用二級級聯擴展數據選擇器四選一擴為八選一；四選一擴為十六選一

二、用數據選擇器實現組合邏輯函數

由于數據選擇器在輸入數據全部為1時，輸出為地址輸入變量全體最小項的和。例如4選1數據選擇器的輸出Y=m0D0+m1D1+m2D2+m3D3當D0=D1=D2=D3=1時，Y=m0+m1+m2+m3。當D0~D3為0、1的不同組合時，Y可輸出不同的最小項表達式。而任何一個邏輯函數都可表示成最小項表達式，因此用數據選擇器可實現任何組合邏輯函數。1、當邏輯函數的變量個數和數據選擇器的地址輸入變量個數相同時，可直接將邏輯函數輸入變量有序地加到數據選擇器的地址輸入端。2、當邏輯函數的變量個數多于數據選擇器的地址輸入變量個數時，應分離出多余的變量用數據替代，將其余變量有序地加到數據選擇器的地址輸入端。

CT74LS151有A2、A1

、A0三個地址輸入端，正好用以輸入三變量A、B、C。例1試用數據選擇器實現函數

Y=AB+AC+BC。該題可用代數法或卡諾圖法求解。Y為三變量函數，故選用8選1數據選擇器，現選用CT74LS151。代數法求解解：(2)寫出邏輯函數的最小項表達式Y=AB+AC+BC=ABC+ABC+ABC+ABC(3)

寫出數據選擇器的輸出表達式Y′=A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3+

A2A1A0D4+A2A1A0D5+A2A1A0D6+A2A1A0D7(4)比較

Y和

Y′兩式中最小項的對應關系(1)選擇數據選擇器令A=A2，B=A1，C=A0則Y′=ABCD0+ABCD1+ABCD2+ABCD3+

ABCD4+ABCD5+ABCD6+ABCD7ABCABCABCABCABCABCABCABC+++為使Y=Y′，應令D0=

D1=D2=D4=0D3=

D5=D6=D7=1(5)畫連線圖(1)選擇數據選擇器選用CT74LS151(2)畫出

Y和數據選擇器輸出

Y

的卡諾圖(3)比較邏輯函數

Y

和

Y的卡諾圖設Y=Y、A=A2、B=A1、C=A0對比兩張卡諾圖后得D0=

D1=D2=D4=0D3=

D5=D6=D7=1(4)畫連線圖ABC0100011110

1

1

1

1

0

0

0

0Y的卡諾圖A2A1A00100011110

D6D7D5D3D0D1D2D4Y′的卡諾圖1

1

1

1

D6D7D5D3卡諾圖法求解解：與代數法所得圖相同例2

用數據選擇器實現三變量多數表決器。

三變量多數表決器真值表及8選1數據選擇器功能如表4-17所示。則A2A1A0FDi00000101001110010111011100010111D0D1D2D3D4D5D6D7表4–17真值表與4選1方程對比

由公式確定Di如下：

為使F′=F則令

若用4選1數據選擇器實現圖4–55例2電路連接圖

21例3

用4選1數據選擇器實現如下邏輯函數:F=∑(0,1,5,6,7,9,10,14,15)解選地址A1A0變量為AB，則變量CD將反映在數據輸入端。如圖4-57所示。圖4–57用卡諾圖設計例332例4

運用數據選擇器產生01101001序列。解利用一片8選1數據選擇器，只需D0=D3=D5=D6=0，D1=D2=D4=D7=1即可產生01101001序列，如圖4-58所示。

圖4–58數據選擇器產生序列信號三、數據分配器（多路分配器）

將一路輸入分配至多路輸出，一般由譯碼器完成。

圖4–59數據分配器方框圖和開關比擬圖

用3線–8線譯碼器CT74LS138構成8路數據分配器。A2~A0

為地址信號輸入端，Y0~Y7

為數據輸出端，三個使能STA、STB、STC

中的任一個都可作數據D輸入端。輸出原碼的接法輸出反碼的接法作業：書P11626(5),30(a)補充：用8選1數據選擇器實現函數F=A⊕B⊕C4.3.4數字比較器1、一位數字比較器

將兩個一位數A和B進行大小比較，一般有三種可能：A>B,A<B和A=B。因此比較器應有兩個輸入端：A和B；三個輸出端：FA>B,FA<B和FA=B。假設與比較結果相符的輸出為1，不符的為0，則可列出其真值表如表4-18所示。由真值表得出各輸出邏輯表達式為輸入輸出ABF

A>BFA<BF

A=B0001011001001001001表4–18一位比較器真值表

⊙圖4–60一位比較器邏輯圖

2、集成數字比較器圖4–61四位比較器74LS85引腳圖

級聯輸入輸出表4–1974LS85比較器功能表

(1)若A3>B3，則可以肯定A>B，這時輸出FA>B=1;若A3<B3，則可以肯定A<B,這時輸出FA<B=1。(2)當A3=B3時，再去比較次高位A2,B2。若A2>B2,則FA>B=1；若A2<B2，則FA<B=1。(3)只有當A2=B2時，再繼續比較A1,B1。……依次類推，直到所有的高位都相等時，才比較最低位。這種從高位開始比較的方法要比從低位開始比較的方法速度快。應用“級聯輸入”端能擴展邏輯功能。

由功能表(表4-19)的最后三行可看出,當A3A2A1A0=B3B2B1B0時，比較的結果決定于“級聯輸入”端，這說明：(1)當應用一塊芯片來比較四位二進制數時，應使級聯輸入端的“A=B”端接1，“A>B”端與“A<B”端都接0，這樣就能完整地比較出三種可能的結果。(2)若要擴展比較位數時，可應用級聯輸入端作片間連接。3.集成比較器功能的擴展

(1)串聯方式擴展。例如，將兩片四位比較器擴展為八位比較器。可以將兩片芯片串聯連接，即將低位芯片的輸出端FA>B,FA<B和FA=B分別去接高位芯片級聯輸入端的A>B,A<B和