第八章SOC設(shè)計方法學(xué)

片上系統(tǒng)SOC的優(yōu)勢

高性能

低功耗

體積小

重量輕

成本低

SOC對EDA技術(shù)的挑戰(zhàn)SOC可集成：processors,embeddedmemories,programmablelogic,andvariousapplication-specificcircuitcomponentsdesignedbymultipleteamsformultipleprojects.芯片規(guī)模呈指數(shù)增長設(shè)計復(fù)雜性呈指數(shù)增長設(shè)計領(lǐng)域中挑戰(zhàn)與機會并存設(shè)計復(fù)雜性呈雙指數(shù)倍增長C1:complexityduetoexponentialincreaseofchipcapacity----Moredevices----Morepower----HeterogeneousintegrationC2:complexityduetoexponentialdecreaseoffeaturesize----Interconnectdelay----Couplingnoise----EMI(ElectroMagneticInterference)DesignComplexityC1xC2ProductivityGap

ChipCapacityandDesignerProductivityLogicTransistors/Chip(K)Transistors/Staff-Month11010010001000010000010000001000000010100100010000100000100000010000000100000000201019821990200058%/Yr.Complexitygrowthrate

21%/Yr.Productivitygrowthrate系統(tǒng)集成芯片的內(nèi)涵及外延

特性：實現(xiàn)復(fù)雜系統(tǒng)功能的超大規(guī)模集成電路；采用超深亞微米工藝技術(shù)；使用一個或數(shù)個嵌入式CPU或數(shù)字信號處理器；具有外部對芯片進行編程的功能；主要采用第三方的IP核進行設(shè)計。

這樣的定義決定了SOC的設(shè)計必須采用與現(xiàn)在的集成電路設(shè)計十分不同的方法。首先，一個SOC必須是實現(xiàn)復(fù)雜功能的超大規(guī)模集成電路，它的規(guī)模決定了芯片設(shè)計不僅需要設(shè)計者具備集成電路的知識，更要具備系統(tǒng)的知識，也要對芯片的應(yīng)用有透徹的了解。其次，深亞微米工藝提出的諸多挑戰(zhàn)至今尚未的到徹底解決，互連延遲主導(dǎo)系統(tǒng)性能的問題隨著工藝技術(shù)的不斷進步將變得越來越突出。在人們徹底實現(xiàn)面向邏輯的設(shè)計方法向面向互連的設(shè)計方法的轉(zhuǎn)變之前，這個問題將一直存在并長期困擾整個集成電路設(shè)計業(yè)。第三，單個芯片要處理的信息量核信息復(fù)雜度要求芯片必須具備強大的數(shù)據(jù)處理能力，嵌入式CPU或數(shù)字信號處理器的使用將是SOC的一個重要標(biāo)志。第四，既然采用了嵌入式的CPU、微處理器或數(shù)字信號處理器芯片就具備了編程能力。最后，采用第三方的IP核是SOC設(shè)計的必然。高度復(fù)雜的系統(tǒng)功能核愈來愈高的產(chǎn)品進入市場的時間要求不允許芯片設(shè)計者一切從零開始，必須借鑒和使用已經(jīng)成熟的設(shè)計為自己的產(chǎn)品開發(fā)服務(wù)。

IP模塊的應(yīng)用（一）SOC設(shè)計方法學(xué)的主要內(nèi)容軟/硬件協(xié)同設(shè)計（Software/HardwareCo-Design）具有知識產(chǎn)權(quán)的內(nèi)核（Intellectual

PropertyCore，簡稱IP核）及其復(fù)用（Reuse）超深亞微米（VeryDeepSub-Micron，簡稱VDSM）技術(shù)（二）SOC設(shè)計方法學(xué)的內(nèi)容SOC設(shè)計方法學(xué)正是圍繞SOC的上述內(nèi)容展開的新一輪理論研究。這一理論根植于過去幾十年計算機輔助設(shè)計、計算機輔助工程和電子設(shè)計自動化理論的土壤之中，將借鑒已有的理論并在其基礎(chǔ)上創(chuàng)新。

SOC設(shè)計方法學(xué)包含的第一個內(nèi)容

軟硬件協(xié)同設(shè)計方法：在SOC設(shè)計當(dāng)中，設(shè)計者必須面對一個新的挑戰(zhàn)，那就是他不僅要面對復(fù)雜的邏輯設(shè)計，而且要考慮軟件，特別是那些可以改變芯片功能的外部應(yīng)用軟件的設(shè)計。盡管軟件的加入在某種程度上加大了系統(tǒng)設(shè)計的工作量，但是軟件的引入也會對系統(tǒng)代價的減少產(chǎn)生積極的作用。如何在軟件和硬件設(shè)計中取得平衡，獲得最優(yōu)的設(shè)計結(jié)果是我們要認真探討的課題。SOC設(shè)計方法學(xué)包含的第二個內(nèi)容

IP核的設(shè)計和使用：IP核的使用絕不等同于集成電路設(shè)計中的單元庫的使用，它所涉及的內(nèi)容幾乎覆蓋了集成電路設(shè)計中的所有經(jīng)典課題，包括測試、驗證、模擬、低功耗等等。IP核的生成也絕非是簡單的設(shè)計抽取和整理，它所涉及的設(shè)計思路、時序要求、性能要求等均需要重新審視我們已經(jīng)熟知的設(shè)計方法。SOC設(shè)計方法學(xué)包含的第三個內(nèi)容

深亞微米集成電路設(shè)計：盡管這個課題的提出已經(jīng)有了相當(dāng)長的時間，但是研究的思路和方法仍然在面向邏輯的設(shè)計思路中徘徊。深亞微米集成電路設(shè)計方法的根本性突破顯然是SOC設(shè)計方法學(xué)當(dāng)中最具挑戰(zhàn)性的。

SOC設(shè)計方法學(xué)的研究所影響的不僅僅是集成電路領(lǐng)域，事實上由于集成電路的基礎(chǔ)作用，它還會對集成電路以外的領(lǐng)域產(chǎn)生深遠的影響。它改變的也不僅僅是集成電路的設(shè)計方法和設(shè)計思路，同時也會對電子整機和系統(tǒng)的發(fā)展帶來革命性的變化。隨著整機與芯片的日益融合，SOC設(shè)計方法也必然深入到整機的設(shè)計當(dāng)中去，對電子整機的設(shè)計產(chǎn)生積極的影響，同時電子整機的發(fā)展也必然會對SOC設(shè)計方法學(xué)的豐富和完善作出貢獻。

（三）軟/硬件協(xié)同設(shè)計早期的軟/硬件協(xié)同設(shè)計針對一個特定的硬件進行的軟件開發(fā)問題——經(jīng)典的軟件開發(fā)問題。根據(jù)一個已有的軟件實現(xiàn)具體的硬件結(jié)構(gòu)——軟件固化的問題。

早期的軟硬件協(xié)同設(shè)計方法研究還是一種面向目標(biāo)的（ObjectOriented）軟硬件設(shè)計方法，研究的內(nèi)容和結(jié)果與所要實現(xiàn)的目標(biāo)和已具備的條件密切相關(guān)，形不成具有普遍適用性的理論體系。

面向SOC的軟/硬件協(xié)同設(shè)計方法

面向SOC的軟硬件協(xié)同設(shè)計理論應(yīng)該是從一個給定的系統(tǒng)任務(wù)描述著手，通過有效地分析系統(tǒng)任務(wù)和所需的資源，采用一系列變換方法并遵循特定的準(zhǔn)則自動生成符合系統(tǒng)功能要求的，符合實現(xiàn)代價約束的硬件和軟件架構(gòu)。軟/硬件協(xié)同設(shè)計方法需要解決的問題

首先，是系統(tǒng)的描述方法。目前廣泛采用的硬件描述語言是否仍然有效？如何來定義一個系統(tǒng)級的軟件功能描述或硬件功能描述？等等。到今天為止，尚沒有一個大家公認的且可以使用的系統(tǒng)功能描述語言可供設(shè)計者使用。

其次，是這一全新的設(shè)計理論與已有的集成電路設(shè)計理論之間的接口。可以預(yù)見，這種全新的設(shè)計理論應(yīng)該是現(xiàn)有集成電路設(shè)計理論的完善，是建筑在現(xiàn)有理論之上的一個更高層次的設(shè)計理論，它與現(xiàn)有理論一起組成了更為完善的理論體系。在這種假設(shè)下，這種設(shè)計理論的輸出就應(yīng)該是現(xiàn)有理論的輸入。第三，這種全新的軟硬件協(xié)同設(shè)計理論將如何確定最優(yōu)性原則。顯然，延用以往的最優(yōu)性準(zhǔn)則是不夠的。除了芯片設(shè)計師們已經(jīng)熟知的速度、面積等硬件優(yōu)化指標(biāo)外，與軟件相關(guān)的如代碼長度、資源利用率、穩(wěn)定性等指標(biāo)也必須由設(shè)計者認真地加以考慮。第四，如何對這樣的一個包含軟件和硬件的系統(tǒng)功能進行驗證。除了驗證所必須的環(huán)境之外，確認設(shè)計錯誤發(fā)生的地方和機理將是一個不得不面對的課題。最后，功耗問題。傳統(tǒng)的集成電路在功耗的分析和估計方面已有一套理論和方法。但是，要用這些現(xiàn)成的理論來分析和估計含有軟件和硬件兩部分的SOC將是遠遠不夠的。簡單地對一個硬件設(shè)計進行功耗分析是可以的，但是由于軟件運行引起的動態(tài)功耗則只能通過軟硬件的聯(lián)合運行才能知道。

(四）IP核的生成及復(fù)用在單個芯片上已經(jīng)可以集成上千萬乃至上億只晶體管。芯片變得如此復(fù)雜，它實現(xiàn)了以前需要許多塊印刷電路板甚至機架才能完成的功能。在這樣高的集成度下，設(shè)計的難度已變得非常高，設(shè)計代價事實上主導(dǎo)了芯片的代價。這不僅要求設(shè)計者必須具備系統(tǒng)和芯片兩方面的知識，同時必須充分考慮市場競爭的壓力，最大限度地縮短設(shè)計周期。凡事從零做起的思路顯然不能適應(yīng)這種新情況，而采用前人成功的設(shè)計經(jīng)驗和設(shè)計資料是解決這個問題的明智選擇。所謂設(shè)計重用實際上包含兩個方面的內(nèi)容：設(shè)計資料的重用和如何生成可被他人重用的設(shè)計資料。IP核：IP核具備比較復(fù)雜的功能，且經(jīng)過驗證。設(shè)計資料內(nèi)不僅僅包含一些物理功能和技術(shù)特性，更重要的是包含了設(shè)計者的創(chuàng)造性思維，具有很強的知識內(nèi)涵。這些資料因而也被稱為具有知識產(chǎn)權(quán)的內(nèi)核（IntellectualPropertyCore），簡稱IP核。IP核的種類

IP核實際上是一個經(jīng)過驗證的集成電路設(shè)計，從其實現(xiàn)的形式和應(yīng)用層次上看，IP核可以有三種不同的表現(xiàn)形式：軟核（Soft-Core）、固核（Firm-Core）和硬核（Hard-Core）。

軟核：以硬件描述語言的方式提交，其性能通過時序模擬進行驗證。由于軟核不依賴于任何實現(xiàn)工藝或?qū)崿F(xiàn)技術(shù)具有很大的靈活性。使用者可以方便地將其映射到自己所使用地工藝上去，可復(fù)用性很強。軟核地另一個重要地優(yōu)點是使用者擁有全部源代碼。使用者可以通過修改源代碼，方便地生成同樣功能且有版權(quán)的新軟核，從而避免向原有軟核地作者支付版稅。同時聰明的軟核使用者還可以通過增加自己的知識和經(jīng)驗，產(chǎn)生出遠比原始軟核廣泛得多的新軟核。但是軟核也有自身的弱點。由于軟核的載體是硬件描述語言且與實際的工藝無關(guān)，使用者在最終將其嵌入自己的設(shè)計時就要對從描述語言到版圖的轉(zhuǎn)換的全過程負責(zé)。顯然這要涉及經(jīng)典的集成電路設(shè)計的全部內(nèi)容，集成電路設(shè)計人員必須具備相當(dāng)?shù)娘L(fēng)險意識。另外，工藝映射和系統(tǒng)的性能有著一定的內(nèi)在關(guān)系，是否可以不加修改地將一個軟核映射到任何一個工藝上仍然是需要探討的一個問題。優(yōu)點：可復(fù)用性很強。使用者擁有全部源代碼。缺點：對從描述語言到版圖的轉(zhuǎn)換的全過程負責(zé)。工藝映射和系統(tǒng)的性能的一致性。價格不菲。

硬核：以集成電路版圖（Layout）的形式提交，并經(jīng)過實際工藝流片驗證。顯然，硬核強烈地依賴于某一個特定地實現(xiàn)工藝，而且在具體的物理尺寸，物理形態(tài)及性能上具有不可更改性。這些特點對使用者來說有喜有憂。喜的是硬核已經(jīng)經(jīng)過驗證并具有最優(yōu)的面積代價和性能設(shè)計，使用者不需要考慮與此相關(guān)的優(yōu)化問題。

憂的是硬核與工藝的強相關(guān)性迫使使用者也只能使用該工藝完成電路其它部分的設(shè)計，而且要在布局布線（PlaceRoute）遵守注意硬核的物理限制。顯然，硬核的特點決定了使用者進行電路設(shè)計時的靈活性很小，希望通過獲得硬核以生成其它硬核的可能基本上沒有。特點：硬核強烈地依賴于某一個特定地實現(xiàn)工藝，而且在具體的物理尺寸，物理形態(tài)及性能上具有不可更改性。

優(yōu)點：不需優(yōu)化工作、價格便宜

缺點：靈活性小、不能更改。固核：以電路網(wǎng)表（Netlist）的形式提交并通常采用硬件進行驗證。固核往往對應(yīng)于某一個特定的實現(xiàn)工藝，在該實現(xiàn)工藝的條件下固核具有最優(yōu)的面積和性能的特性。對于使用者來說不需要對固核的功能給于過多的關(guān)注，可以減少許多相關(guān)的設(shè)計工作，同時由于固核的時序特性是經(jīng)過嚴(yán)格檢驗的，設(shè)計者只要保證在布局布線過程中關(guān)鍵路徑的分布參數(shù)不會引起時序混亂就可以保證芯片的設(shè)計成功。

但是固核也有其自身的缺點，那就是它與實現(xiàn)工藝的相關(guān)性及網(wǎng)表的難讀性。與實現(xiàn)工藝的相關(guān)性限制了固核的使用范圍，網(wǎng)表的難讀性則使得布局、布線后發(fā)生時序違反的排除變得比較困難。由于固核在使用的方便程度上和開放程度上均介于軟核和硬核之間，其價格也處于它們的價格之間。優(yōu)點：固核往往對應(yīng)于某一個特定的實現(xiàn)工藝，在該實現(xiàn)工藝的條件下固核具有最優(yōu)的面積和性能的特性。

缺點：與實現(xiàn)工藝的相關(guān)性及網(wǎng)表的難讀性。IP核的生成

IP核的生成具有與常規(guī)的集成電路設(shè)計不同的特點。例如時序、測試和低功耗等雖然是集成電路設(shè)計中的經(jīng)典問題，但是直接將已有的設(shè)計方法應(yīng)用到IP核

的設(shè)計中就會出現(xiàn)許多意想不到的困難。

IP核的復(fù)用

IP核的使用也面臨許多新問題。由于IP核的特殊性和集成電路開發(fā)的高風(fēng)險性，IP核的使用決不是這些IP核的簡單堆砌，使用過程中不僅僅要考慮它們的功能，更要使它們“溶入”芯片。以為有了IP核就可以進行SOC設(shè)計的想法過于天真。

可測性設(shè)計的例子

（五）超深亞微米集成電路設(shè)計超深亞微米集成電路設(shè)計技術(shù)又稱納米級電路設(shè)計技術(shù)。超深亞微米集成電路設(shè)計技術(shù)是深亞微米集成電路設(shè)計技術(shù)的延伸。除了傳統(tǒng)的連線延遲問題之外，集成電路設(shè)計人員還要考慮信號的完整性等其它問題。人們在跨入超深亞微米時代的時候，實際上尚未解決深亞微米階段的關(guān)鍵課題。連線延遲大于單元延遲引起的一系列問題仍然在困擾著設(shè)計人員。所以要探討超深亞微米集成電路的設(shè)計，就有必要對這個經(jīng)典問題作一個仔細分析。

連線延遲以布爾代數(shù)為基本理論的現(xiàn)代數(shù)字集成電路設(shè)計技術(shù)面向的是系統(tǒng)的功能設(shè)計（LogicOriented）。理論工作的貢獻在布爾代數(shù)上得到了巨大的體現(xiàn)。如果沒有布爾代數(shù)，今天我們賴以生存的集成電路工業(yè)也就失去了它的理論基礎(chǔ)。但是這一高度抽象并在過去幾十年中為集成電路技術(shù)的發(fā)展作出關(guān)鍵作用的理論，在集成電路工藝跨入深亞微米之后顯出明顯的不足，因為它無法描述連線延遲對電路功能的影響。

連線延遲在深亞微米集成電路中對信號的傳輸起主導(dǎo)作用，這意味著一個邏輯概念上正確的電子器件網(wǎng)絡(luò)會由于連線延遲的影響而變得不正確了。在實際工作中，這種連線延遲主導(dǎo)系統(tǒng)延遲的現(xiàn)象導(dǎo)致了設(shè)計迭代的出現(xiàn)。所謂設(shè)計迭代（DesignIteration）就是指集成電路的邏輯設(shè)計完成之后由于布局布線帶來的連線延遲導(dǎo)致邏輯功能失常，從而需要對電路的邏輯功能重新進行設(shè)計的活動。設(shè)計迭代會引起設(shè)計工作的不收斂，導(dǎo)致設(shè)計周期長，所設(shè)計的產(chǎn)品錯過市場窗口，喪失市場機遇，從而使整個工作失敗。

希望在設(shè)計的初期或盡可能早的時候就設(shè)法獲得有關(guān)互連線的信息。由于現(xiàn)行的設(shè)計方法所依賴的理論基礎(chǔ)是布爾代數(shù)，而布爾代數(shù)又無法描述有關(guān)互連線的特性，所以設(shè)計者只能在現(xiàn)行的邏輯設(shè)計之外去尋找其它的方法。一個典型的作法就是采用所謂布圖規(guī)劃（Floorplanning）。

布圖規(guī)劃技術(shù)的核心是“先定系統(tǒng)布局，再做邏輯設(shè)計”，顯然布圖規(guī)劃在理論上與現(xiàn)行的邏輯設(shè)計思路不是一個統(tǒng)一體，是一種補救的措施。盡管如此，在集成電路尚未進入超深亞微米之前，它是一個有效的方法。采用布圖規(guī)劃很大程度上降低了出現(xiàn)設(shè)計迭代的風(fēng)險，減少了設(shè)計迭代的次數(shù)。

弱點：首先，系統(tǒng)設(shè)計的優(yōu)化程度有賴于系統(tǒng)劃分。在系統(tǒng)設(shè)計的初期缺乏足夠的可用信息的條件下要進行系統(tǒng)劃分，所依賴的只能是設(shè)計人員對系統(tǒng)功能的有限了解和在以前工作中積累的經(jīng)驗。影響系統(tǒng)劃分質(zhì)量好壞的主觀因素將大于客觀因素。

其次，子系統(tǒng)的設(shè)計由于受到了具體的物理限制，等于設(shè)計過程多了一些約束。當(dāng)約束的選取不那麼合理的時候，要找到一個符合約束條件的優(yōu)化設(shè)計結(jié)果是費力的且不容易的。這也意味著設(shè)計迭代仍然存在于設(shè)計活動當(dāng)中，只不過表現(xiàn)在比較高的層次、表現(xiàn)形式不同罷了。第三，布圖規(guī)劃要涉及的內(nèi)容雖然是一些矩形幾何圖形在一個有限空間的排列組合，但實際上，在考慮了眾多的邊界參數(shù)后，可以被歸結(jié)成為一個“NP完全”（NP-Complete）的數(shù)學(xué)難題。這意味著獲得一個最優(yōu)結(jié)果所需付出的代價將以指數(shù)方式增長。

最后，布圖規(guī)劃雖然在深亞微米集成電路設(shè)計中被廣泛采用，但是在理論上是先天不足、有缺陷的。既然基本理論有缺陷和不完善的地方，那麼就不應(yīng)該期望按照現(xiàn)行的思路會取得突破性或革命性的進展。也可以這樣認為：在基本理論沒有重大突破或出現(xiàn)新的相關(guān)數(shù)學(xué)理論之前，深亞微米集成電路設(shè)計將一直是設(shè)計人員必須面對的挑戰(zhàn)。

信號完整性

在超深亞微米集成電路設(shè)計技術(shù)的研究中，除了要克服由于連線延遲引起的設(shè)計迭代之外，設(shè)計人員還要克服由于特征尺寸縮小后，信號延遲變小，工作頻率提高帶來的所謂信號完整性的問題。

特征尺寸與芯片內(nèi)部工作頻率

在芯片內(nèi)部工作頻率提高的同時，由于集成度的大幅度上升，單個芯片中連線長度也隨之大幅度升高。當(dāng)連線長度達到波長的幾倍時，連線將成為向外界發(fā)射電磁波的天線，同樣這些連線也會成為接收電磁波的天線。信號的完整性將成為設(shè)計者面對的另外一個嚴(yán)重的挑戰(zhàn)。所以傳統(tǒng)的基于布爾代數(shù)的數(shù)字集成電路設(shè)計理論必須要從簡單的面向邏輯，轉(zhuǎn)向吸引其它相關(guān)領(lǐng)域的理論，形成新的理論體系。

（六）SOC設(shè)計中的低功耗設(shè)計問題

SOC的低功耗設(shè)計包含兩方面的內(nèi)容：硬件的低功耗和軟件的低功耗設(shè)計。

硬件低功耗設(shè)計兩條途徑：對一個已有的電路系統(tǒng)進行功耗分析，找出功耗的分布情況并采取必要的手段，如關(guān)斷時鐘（ClockGating）等，以降低系統(tǒng)的開關(guān)功耗。在電路系統(tǒng)的設(shè)計過程中避免生成高功耗的電路架構(gòu)。

軟件的低功耗設(shè)計：是SOC設(shè)計的一個重要的新課題，由于軟件的運行要依賴于硬件系統(tǒng)。軟件的無效運行將導(dǎo)致硬件的無效動作，從而引起功耗的無謂增加。雖然可以通過在硬件系統(tǒng)中根據(jù)需要設(shè)計必要的休眠（Standby）裝置并由軟件加以控制以減少這些功耗，但是如