第11章

Verilog仿真與驗證11.1系統任務與系統函數11.2用戶自定義元件（UDP）11.3延時模型的表示11.4測試平臺11.5ModelSim仿真實例11.6數字電路的仿真內容第11章Verilog仿真與驗證11.1系統任務與系統函數

◆系統任務和系統函數一般以符號“$”開頭。例如：$monitor，$readmemh等。◆使用不同的Verilog仿真工具（如：VCS、Verilog-XL、ModelSim等）進行仿真時，這些系統任務和系統函數在使用方法上可能存在差異，應根據使用手冊來使用。◆一般在intial或always過程塊中，調用系統任務和系統函數。◆用戶可以通過編程語言接口（PLI）將自己定義的系統任務和系統函數加到語言中，以進行仿真和調試。$display和$write是兩個系統任務，兩者的功能相同，都用于顯示模擬結果，其區別是$display在輸出結束后能自動換行，而$write不能。$display和$write的使用格式為：$display（“格式控制符”，輸出變量名列表）；$write（“格式控制符”，輸出變量名列表）；1．$display與$write格式控制符說明%h或%H以16進制形式顯示%d或%D以10進制形式顯示%o或%O以8進制形式顯示%b或%B以2進制形式顯示%c或%C以ASCII字符形式顯示%v或%V顯示net型數據的驅動強度%m或%M顯示層次名%s或%S以字符串形式輸出%t或%T以當前的時間格式顯示轉義字符說明\n換行\tTAB鍵\\符號\\“符號“\ddd八進制數ddd對應的ASCII字符%%符號%格式控制符轉義字符$monitor、$strobe與$display、$write一樣也是屬于輸出控制類的系統任務，$monitor與$strobe都提供了監控和輸出參數列表中字符或變量的值的功能，其使用格式為：$monitor(“格式控制符”，輸出變量名列表);$strobe(“格式控制符”，輸出變量名列表);這里的格式控制符、輸出變量名列表與$display和$write中定義的完全相同。2．$monitor與$strobe$time、$realtime是屬于顯示仿真時間標度的系統函數。這兩個函數被調用時，都返回當前時刻距離仿真開始時刻的時間量值，所不同的是，$time函數以64位整數值的形式返回模擬時間，$realtime函數則以實數型數據返回模擬時間。3．$time與$realtime系統任務$finish與$stop用于對仿真過程進行控制，分別表示結束仿真和中斷仿真。$finish與$stop的使用格式如下：$stop;$stop(n);$finish;$finish(n);n是$finish和$stop的參數，n可以是0、1、2等值，分別表示如下含義。0：不輸出任何信息；1：給出仿真時間和位置；2：給出仿真時間和位置，還有其他一些運行統計數據。4．$finish與$stop$readmemh與$readmemb是屬于文件讀寫控制的系統任務，其作用都是從外部文件中讀取數據并放入存儲器中。兩者的區別在于讀取數據的格式不同，$readmemh為讀取十六進制數據，而$readmemb為讀取二進制數據。$readmemh與$readmemb的使用格式為：$readmemh（"數據文件名"，存儲器名，起始地址，結束地址）；$readmemb（"數據文件名"，存儲器名，起始地址，結束地址）；其中，起始地址和結束地址均可以缺省，如果缺省起始地址，表示從存儲器的首地址開始存儲；如果缺省結束地址，表示一直存儲到存儲器的結束地址。5．$readmemh與$readmemb$random是產生隨機數的系統函數，每次調用該函數將返回一個32位的隨機數，該隨機數是一個帶符號的整數。6．$random與c語言類似，Verilog也提供了很多文件輸出類的系統任務，可將結果輸出到文件中。這類任務有：$fdisplay、$fwrite、$fmonitor、$fstrobe、$fopen和$fclose等。$fopen用于打開某個文件并準備寫操作，$fclose用于關閉文件，而$fdisplay、$fwrite、$fmonitor等系統任務則用于把文本寫入文件。7．文件輸出11.2用戶自定義元件（UDP）

利用UDP（UserDefinedPrimitives）用戶可以自己定義基本邏輯元件的功能，用戶可以象調用基本門元件一樣來調用這些自己定義的元件。UDP關鍵詞為primitive和endprimitive。與一般的模塊相比，UDP模塊具有下面一些特點：◆UDP的輸出端口只能有一個，且必須位于端口列表的第一項。只有輸出端口能被定義為reg類型。◆UDP的輸入端口可有多個，一般時序電路UDP的輸入端口可多至9個，組合電路UDP的輸入端口可多至10個。◆所有的端口變量必須是1位標量。◆在table表項中，只能出現0、1、x三種狀態，不能出現z狀態。primitive元件名（輸出端口，輸入端口1，輸入端口2，…）output輸出端口名；input輸入端口1，輸入端口2，…；reg輸出端口名；initialbegin輸出端口或內部寄存器賦初值（0，1或x）；endtable//輸入1輸入2……：輸出真值列表endtableendprimitive定義UDP的語法1、組合電路UDP元件primitivecarry_udp(cout,cin,a,b);inputcin,a,b;outputcout;table//cinab:cout//真值表000:0;010:0;001:0;011:1;100:0;101:1;110:1;111:1;endtableendprimitive

【例11.3】1位全加器進位輸出UDP元件1、組合電路UDP元件primitivecarry_udpx(cout,cin,a,b);inputcin,a,b;outputcout;table//cinab:cout//真值表000:0;010:0;001:0;011:1;100:0;101:1;110:1;111:1;00x:0;0x0:0;x00:0;11x:1;1x1:1;x11:1;endtableendprimitive

【例11.4】包含x態輸入的1位全加器進位輸出UDP元件primitivecarry_udpx(cout,cin,a,b);inputcin,a,b;outputcout;table//cinab:cout //真值表?00:0;//只要有兩個輸入為0，則進位輸出肯定為00?0:0;00?:0;?11:1;//只要有兩個輸入為1，則進位輸出肯定為11?1:1;11?:1;endtableendprimitive【例11.5】用簡縮符“？”表述的1位全加器進位輸出UDP元件1、組合電路UDP元件2、時序邏輯UDP元件primitivelatch(Q,clk,reset,D);inputclk,reset,D;outputQ;regQ;initialQ=1'b1; //初始化table//clkresetD:state:Q?1?:?:0; 000:?:0; 001:?:1;10?:?:-; endtableendprimitive【例11.7】電平敏感的1位數據鎖存器UDP元件primitiveDFF(Q,D,clk);inputD,clk;outputQ;regQ;table//clkD:state:Q(01)0:?:0; //上升沿到來，輸出Q=D(01)1:?:1;(0x)1:1:1;(0x)0:0:0;(?0)?:?:-; //沒有上升沿到來，輸出Q保持原值?(??):?:-; //時鐘不變，輸出也不變endtableendprimitive【例11.8】上升沿觸發的D觸發器UDP元件2、時序邏輯UDP元件縮記符含義說明x不定態？0、1或x只能表示輸入b0或1只能表示輸入-保持不變只用于時序元件的輸出（vy）代表(01),(10),(0x),(1x),(x1),(x0),(?1)等從邏輯v到邏輯y的轉變*同(??)表示輸入端有任何變化R或r同(01)表示上升沿F或f同(10)表示下降沿P或p(01),(0x)或(x1)包含x態的上升沿跳變N或n(10),(1x)或(x0)包含x態的下降沿跳變UDP中的縮記符11.3延時模型的表示

延時包括門延時、assign賦值延時和連線延時等。門延時是從門輸入端發生變化到輸出端發生變化的延遲時間；

assign賦值延時指等號右端某個值發生變化到等號左端發生相應變化的延遲時間；連線延時則體現了信號在連線上的傳輸延時。如果沒有定義時延值，缺省時延為0。1、時間標尺定義`timescale

`timescale語句用于定義模塊的時間單位和時間精度，其使用格式如下：`timescale<time_unit>/<time_precision>`timescale<時間單位>/<時間精度>其中用來表示時間度量的符號有：s、ms、us、ns、ps和fs。例如：`timescale1ns/100ps上面的語句表示時延單位為1ns，時延精度為100ps（即精確到0.1ns）。`timescale編譯器指令在模塊說明外部出現，并且影響后面所有的時延值。2、延時的表示與延時說明塊1．延時的表示方法延時的表示方法有下面幾種：#delaytime#(d1,d2)#(d1,d2,d3)#delaytime表示延遲時間為delaytime，d1表示上升延遲，d2表示下降延遲，d3則表示轉換到高阻態z的延遲，這些延遲的具體時間由時間定義語句'timescale確定。時延定義了右邊表達式操作數變化與賦值給左邊表達式之間的持續時間。如果沒有定義時延值，缺省時延為0。Verilog可對模塊中某一指定的路徑進行延遲定義，這一路徑連接模塊的輸入端口（或inout端口）與輸出端口（或inout端口），利用延遲定義塊在一個獨立的塊結構中定義模塊的延時。在延遲定義塊中要描述模塊中的不同路徑并給這些路徑賦值。延遲定義塊的內容應放在關鍵字specify與endspecify之間，且必須放在一個模塊中，還可以使用specparam關鍵字定義參數

3．延時說明塊（specify塊）11.4測試平臺

測試平臺（TestBanch）

◆測試模塊只有模塊名字，沒有端口列表；◆輸入信號（激勵信號）必須定義為reg型，以保持信號值；輸出信號（顯示信號）必須定義為wire型；◆在測試模塊中調用被測試模塊，在調用時，應注意端口排列的順序與模塊定義時一致；◆一般用initial、always過程塊來定義激勵信號波形；使用系統任務和系統函數來定義輸出顯示格式；◆在激勵信號的定義中，可使用如下一些控制語句：if-else，for，forever，case，while，begin-end，fork-join等，這些控制語句一般只用在always、initial、function、task等過程塊中。【例11.13】激勵波形的描述`timescale1ns/1nsmoduletest1;rega,b,c;initialbegina=0;b=1;c=0; #100c=1; #100a=1;b=0; #100a=0; #100c=0;#100$stop;endinitial$monitor($time,,,"a=%db=%dc=%d",a,b,c);//顯示endmodule11.4測試平臺

【例11.14】always語句用于時鐘波形的描述`timescale1ns/1ns……regclk;parameterCYCLE=100; //一個時鐘周期100nsalways#(CYCLE/2)clk=~clk; //always語句產生時鐘波形intialclk=1;……11.4測試平臺

11.5ModelSim仿真實例

加法器仿真的示意圖

ModelSim工作界面新建工程項目

填加仿真文件新建仿真文件輸入仿真文件代碼并編譯編譯文件到work工作庫并加載

編譯文件到work工作庫并加載

輸出波形顯示和命令行窗口結果顯示`timescale10ns/1nsmodulemult8_tp;//測試模塊的名字reg[7:0]a,b; //測試輸入信號定義為reg型wire[15:0]out;//測試輸出信號定義為wire型integeri,j;mult8m1(out,a,b); //調用測試對象initial //激勵波形設定begin a=0;b=0;for(i=1;i<255;i=i+1)#10a=i;endinitialbeginfor(j=1;j<255;j=j+1)#10b=j;end11.6數字電路的仿真

8位乘法器的仿真initialbegin //定義結果顯示格式$monitor($time,,,"%d*%d=%d",a,b,out);#2560$finish;endendmodulemodulemult8(out,a,b);//8位乘法器源代碼parametersize=8;input[size:1]a,b; //兩個操作數output[2*size:1]out;//結果assignout=a*b;//乘法運算符endmodule8位乘法器的仿真8位乘法器的功能仿真波形圖（ModelSim）

仿真結果11.4.3時序電路的仿真`timescale10ns/1nsmodulecount8_tp;regclk,reset; //輸入激勵信號定義為reg型wire[7:0]qout; //輸出信號定義為wire