第六章

集成電路設計的CAD系統ICCAD系統概述ICCAD系統的發展第一代：60年代末：版圖編輯和檢查第二代：80年代初：原理圖輸入、邏輯模擬向下第三代：從RTL級輸入向下，包括行為仿真、行為綜合、邏輯綜合等流行的CAD系統：Cadence,MentorGraphics,Viewlogic,Compass，Panda等

ICCAD系統的理想作用：實現完全的自動化設計，設計出各種各樣的電路ICCAD系統的實際作用設計信息輸入：語言輸入編輯工具高層次描述的圖形輸入工具：VHDL功能圖輸入、邏輯圖/電路圖輸入編輯、版圖輸入編輯設計實現：綜合器設計驗證：驗證系統/電路符合功能/性能要求及設計規則要求模擬器進行模擬（仿真）分析設計規則的檢查什么是模擬？對于設計輸入抽象出模型，施加外部激勵，觀察輸入，進行判斷整個設計過程就是把高層次的抽象描述逐級向下進行綜合、驗證、實現，直到物理級的低層次描述，即掩膜版圖。

各設計階段相互聯系，例如，寄存器傳輸級描述是邏輯綜合的輸入，邏輯綜合的輸出又可以是邏輯模擬和自動版圖設計的輸入，版圖設計的結果則是版圖驗證的輸入。

ICCAD系統介入了包括系統功能設計、邏輯和電路設計以及版圖設計等在內的集成電路設計的各個環節主要內容系統描述及模擬綜合邏輯模擬電路模擬時序分析版圖設計的CAD工具計算機輔助測試技術器件模擬和工藝模擬系統描述與模擬：VHDL語言及模擬

VHDL語言出現背景

一種硬件描述語言（hardwaredescriptionlanguage）

廣義地說，描述電子實體的語言：邏輯圖，電路圖

大規模電路的出現:邏輯圖、布爾方程不太適用需要在更高層次上描述系統

出現多種HDL語言，為便于信息交換和維護，出現工業標準

通常指高層設計階段描述硬件HDL語言的特點抽象地進行行為描述結構化語言：可以描述電子實體的結構多層次混合描述既可被模擬，又可被綜合能提供VHDL模擬器的公司：Cadence、MentorGraphics、Viewlogic、Synopsys等大型EDA公司和CLSI、Model-Technology、Vantage等專門公司

VerilogVHDL語言基本概念：描述硬件電路，可以抽象地表示電路的行為和結構（完成什么功能，怎樣組成）作用：對IC設計，支持從系統級到門和器件級的電路描述，并具有在不同設計層次上的模擬驗證機制可作為綜合軟件的輸入語言，支持電路描述由高層向低層的轉換建模機制、模擬算法、模擬環境建模機制

基本結構行為描述結構描述VHDL語言的建模機制

——基本結構一個硬件單元在VHDL中看作一個設計實體實體外觀實體說明：實體命名，實體與外部環境的接口描述，未涉及其內部行為及結構實體功能在結構體中實現

結構體：實體的輸入-輸出關系，實體的結構和行為描述對應一個實體說明可以有多個結構體，不同的實現方案功能描述：：行為描述數據流描述述結構描述混合描述Architecturebehavioralofhalf_adderis行為描述：：描述外部部行為beginprocessSUM<=A+B;CO<=AandB;waitonA,B;endprocess;endbehavioral;Architecturebehavioralofhalf_adderis數據流描描述，未未涉及具具體結構構beginSUM<=A+B;CO<=AandB;endbehavioral;Architecturebehavioralofhalf_adderiscomponentXOR元件的外外觀說明明（表示示符號，，與實體體不同））port(I1:instd_logicI2:instd_logicO1:outstd_logic);endcomponent;componentAND2port(I1:instd_logicI2:instd_logicO1:out_std_logic);endcomponent;beginU1:XORportmap(A,B,SUM);元件引用用，生成成例元(標標號：元元件名端口映射射)U2:AND2portmap(A,B,CO);endbehavioral;VHDL語言的建建模機制制

———行為描描述電子實體體中的行為：反映信號號的變化化、組合合和傳播播行為的特特點是信信號的延延遲和并并行性VHDL中描述行行為的基基本單位位是進程，由由進程語語句描述述。進程之間間是并行的，進程程內部是是順序執執行的的。進程程語句本本身由一一系列的的順序語語句組成成，順序序語句發發生在該該進程被被激活的的同一時時刻信號：各各進程之之間的通通信，數數據通路路。信號號的狀態態可能影影響與信信號相關關的進程程的狀態態信號賦值值：模擬周期期：在時時刻t，從一些些信號更更新、若若干進程程被激活活到進程程被掛起起信號在一一個模擬擬周期完完成求值值，延遲遲td后更新值值，td是信號延延遲，也也稱DELTA延遲，在在同一模模擬時刻，發生生t,t+td，t+2td，….多個模擬擬周期進程并行行：每個進程程僅在滿滿足一定定條件的的某個時時刻被激激活，同同一時刻刻可以有有多個進進程被激激活對于串行行機，模模擬時鐘鐘在每個個時刻停停下，直直到每個個時刻被被激活進進程全被被處理完完延遲描述述：反映映時序，，建立精精確的電電路硬件件模型什么是延延遲？傳輸延遲遲慣性延遲遲：輸入信號號在指定定延遲時時間內保保持不變變，元件件的輸出出端才有有響應。。進程為行行為的基基本單元元信號作為為系統進進程之間間的數據據通路各進程并并行執行行VHDL語言的建建模機制制

———結構描描述結構描述述：若干干部件用用信號線線互連形形成一個個實體部件：：對某某元件件的調調用（（例元元）一個結結構體體由若若干例例元互互連而而成元件：：某個個實體體的某某種結結構，，只有有外觀觀說明明（元元件說說明語語句））一個元元件說說明，，代表表一種種類型型的元元件，，是一一個符符號元件調調用：：元件件例化化語句句<例元元標號號>:<元元件名名><外觀觀映射射表>結構描描述中中的信信號：：連接接例元元，值值傳遞遞例元的的輸出出值變變化會會影響響以此此信號號為輸輸入的的其他他例元元元件例例化語語句可可以并并行Architecturebehavioralofhalf_adderiscomponentXOR元件的的外觀觀說明明（表表示符符號，，與實實體不不同））port(I1:instd_logicI2:instd_logicO1:outstd_logic);endcomponent;componentAND2port(I1:instd_logicI2:instd_logicO1:out_std_logic);endcomponent;beginU1:XORportmap(A,B,SUM);元件引引用，，生成成例元元(標標號：：元件件名端口映映射)U2:AND2portmap(A,B,CO);endbehavioral;元件配配置元件例例化語語句生生成例例元引引用的的是元元件，，不是是實體體，實實體結結構中中的例例元應應該同同實在在的實實體設設計相相對應應，進進行元元件配配置，，指出出使用用的實實體和和結構構體FOR<元件標號>:<元元件名>USEENTITY<庫名>.<實體名>（結構構名）標號例元所所引用的元元件對應于于某指定庫庫的某實體體和某結構構體Architecturestructural_viewOFfull_adderISComponenthalf_adderPORT(in1,in2:INStd_logic;sum,carry:OUTStd_logic);EndComponent;Componentor_gatePORT(in1,in2:INStd_logic;sum,carry:OUTStd_logic);EndComponent;Signala,b,c:Std_logic;說明連接元元件所用的的內部信號號Beginu1:half_adderPORTMAP(x,y,b,a);u2:half_adderPORTMAP(c_in,b,sum,c);u3:or_gatePORTMAP(c,a,c_out);Endstructural_view;Configurationpartsoffull_adderISForstructural_viewForu1,u2:half_adderUSEENTITYWORK.half_adder(behav);EndFor;Foru3:or_gateUSEENTITYWORK.or_gate(arch1);EndFor;EndFor;Endparts;實體FULL_ADDER的配置，命命名為PARTS，采用結構體體structural_view作為實體體full-adder的結構體體，該結結構體中中例化的的兩個元元件u1，u2采用實體體half-adder，，結構體behav來源于WORK庫，u3采用實體or-gate，結構體arch1來源于WORK庫VHDL語言言的模擬算法法面向事件的模模擬算法：同同一時刻活躍躍信號占全部部信號的15%，為提高高效率，僅對對發生事件的的信號進行計計算，對于不不發生事件的的信號則不進進行計算幾個概念什么是事件？？信號的邏輯輯值發生變化化動態的全局事事件表：記錄信號事件件和時間事件件，可更新。。信號事件：信信號驅動產生生的事件；時間事件：進進程由于等待待時間條件而而掛起的事件件激活進程：與與電路中某變變化的信號相相關的進程，，相應的信號號稱為敏感信信號。進程可以被敏敏感信號、等等待時間、激激活條件激活活。用戶：語言輸輸入，模擬器器模擬綜合概念：從設計計的高層次向向低層次轉換換的過程，是是一種自動設設計的過程一種專家系統統分類：系統級綜合高級綜合RTL級綜合：行為為綜合（軟件件：Synopsys，Ambit）邏輯綜合物理綜合（邏邏輯圖或電路路圖到版圖，，嚴格說應該該是同級驅動動）高級綜合設計的算法級級描述轉換為為RTL級描述核心：分配（（ALLOCATION））和調度（SCHEDULING））分配：給定性性能、面積/功耗條件下下，確定硬件件資源：執行行單元、存儲儲器、控制器器、總線等，，產生數據通通道調度：確定這這些結構的操操作次序根據控制流圖圖和調度中產產生的狀態信信息，利用傳傳統的RTL/邏輯綜合技術術綜合出控制制器部分目標：找到代代價最小的硬硬件結構，使使性能最佳綜合過程：輸入的行為描描述編譯中間數據結構構數據流綜合子子系統、控制制流綜合子系系統數據通道和控控制部分（RTL級網表）模模擬擬驗證RTL兩級工藝映射射工藝相關的結結構邏輯圖自動生生成邏輯圖模模擬擬驗證綜合系統組成成：編譯器、、模擬器、數數據流綜合子子系統、控制制流綜合子系系統、工藝映映射系統邏輯輯圖自動生成成系統工藝映射：已已知工藝無關關的結構描述述、目標工藝藝及一組設計計約束，在滿滿足設計約束束條件下，在在物理域上實實現同一層次次的結構描述述。（不丟結結構信息，增增加工藝數據據）算法級不適用用，RTL級（宏單元）），邏輯級（（標準單元或或門陣單元、、FPGA、PLD等）綜合中的優化化問題（黑箱箱）：資源共共享、連接優優化、時鐘分分配等優化化目目標標：：面面積積、、速速度度、、功功耗耗、、可可測測試試性性邏輯輯綜綜合合概念念：：由給給定定的的邏邏輯輯功功能能和和性性能能要要求求，，在在一一個個包包含含許許多多結結構構、、功功能能、、性性能能已已知知的的邏邏輯輯元元件件的的邏邏輯輯單單元元庫庫支支持持下下，，確確定定出出由由一一定定邏邏輯輯單單元元組組成成的的邏邏輯輯結結構構輸入入：：邏邏輯輯設設計計描描述述；；輸輸出出：：邏邏輯輯網網表表或或邏邏輯輯圖圖綜合合過過程程：：1.設設計計描描述述2.設設計計編編譯譯3.邏輯輯化化簡簡和和優優化化：：完完成成邏輯輯結結構構的的生生成成與與優優化化，滿滿足足系系統統邏邏輯輯功功能能的的要要求求。。4.利利用用給給定定的的邏邏輯輯單單元元庫庫進進行行工工藝藝映映射射，，對對生生成成的的邏邏輯輯網網絡絡進進行行元元件件配配置置，，進進而而估估算算速速度度、、面面積積、、功功耗耗，，進進行行邏邏輯輯結結構構的的性能能優優化化5.得得到到邏邏輯輯網網表表綜合合中中的的優優化化問問題題（（黑黑箱箱））：：優化化目目標標：：面面積積、、速速度度、、功功耗耗、、可可測測試試性性可綜綜合合的的輸輸入入描描述述：：VHDL、、Verilog、、HardwareC邏輯輯模模擬擬邏輯輯模模擬擬的的基基本本概概念念：：將將邏邏輯輯設設計計輸輸入入到到計計算算機機，，用用軟軟件件方方法法形形成成硬硬件件的的模模型型，，給給定定輸輸入入波波形形，，利利用用模模型型算算出出各各節節點點和和輸輸出出端端的的波波形形，，判判斷斷正正確確否否主要要作作用用：：驗驗證證邏邏輯輯功功能能和和時時序序的的正正確確性性分類：根據據所模擬邏邏輯單元規規模的大小小寄存器傳輸輸級模擬：：總體操作作正確性功能塊級模模擬：加法法器、計數數器、存儲儲器等門級模擬：：基本邏輯輯單元：門門、觸發器器等開關級模擬擬：晶體管管：后仿真真主要介紹功功能塊級和和門級邏輯輯模擬幾個概念什么是邏輯輯功能？輸輸入和輸出出之間的邏邏輯關系，，不考慮與與時間的關關系。舉例例：什么是時序序？考慮與與時間的關關系，輸入入和輸出之之間與與時間有關關系組合邏輯和和時序邏輯輯組合邏輯：：輸出只決決定于同一一時刻各輸輸入狀態的的組合，與與以前狀態態無關特點：輸入與與輸出間無反反饋途徑；電電路中無記憶憶單元時序邏輯電路路：輸出與輸輸入狀態有關關，還與系統統原先狀態有有關特點：輸入與與輸出間有反反饋途徑；電電路中有記憶憶單元邏輯模擬（續續）設計輸入方法法：邏輯綜合合的結果；原原理圖輸入；；邏輯描述語語言主要作用：驗證邏輯功能能的正確性，，真值表（first-step）延遲模擬：時時序的正確性性，預先檢查查是否有尖峰峰、競爭冒險險現象(secondstep)競爭冒險：從門的輸入到到輸出存在延延遲，不同門門的延遲不同同，不同通路路上的延遲不不同，引起電電路出現錯誤誤的輸出舉例：兩個路徑在不不同時刻到達達：競爭；輸輸出的干擾脈脈沖：冒險主要環節：邏邏輯模擬模型型、設計輸入入、模擬算法法邏輯模擬模型型元件的延遲模模型和信號模模型元件的延遲模模型：檢查時時序關系、反反映競爭和冒冒險等現象；；調用的門單單元中已含有有不同延遲模模型信息零延遲：檢查查邏輯關系正正確性，組合合邏輯和同步步時序單位延遲：邏邏輯關系正確確性指定延遲：不不同元件或不不同的元件類類型指定不同同的延遲；指指定上升、下下降時間；尖尖峰分析最大-最小延延遲：分析競競爭慣性延遲：可可抑制尖峰連線延遲：加加到門延遲中中；門之間加加入延遲元件件等不同要求的邏邏輯模擬調用用不同的延遲遲信息快速模擬：驗驗證邏輯功能能單位延遲指定延遲最大或最小延延遲詳細模擬：檢檢查競爭冒險險等情況雙延遲模型邏輯模擬模型型（續）信號模型：邏邏輯模擬中信信號的邏輯值值和信號強度度信號值:實際電路，邏邏輯狀態是0和1在邏輯模擬中中為了反映信信號狀態的過過渡過程，模模擬出競爭冒冒險，引入新新的狀態值三值模擬0，1，（不定態：記憶憶元件等未指指定的初始態態、不可預測測的振蕩態、、無關態等））真值表檢測靜態冒險險（靜態0冒險險和1冒險））不能檢測動態態冒險邏輯模擬模型型（續）四值模擬0，1，，Z（高阻態：信號號與其源斷開開后的狀態，，如單向開關關）真值表五值模擬、八八值模擬等，，但邏輯狀態態過多，模擬擬速度變慢邏輯模擬模型型（續）信號強度：處處理線連邏輯輯關系：多個個元件輸出信信號線直接相相連，匯集點點與信號的關關系信號強度：信信號驅動能力力，高強度信信號占優勢。。如果強度相等等信號值不同同，線連點強強度不變，信信號值未知。。邏輯描述邏輯圖輸入：：復雜電路（（專門的輸入入編輯工具））對綜合得到的的邏輯網表可可以直接模擬擬邏輯描述語言言：不同的邏邏輯模擬器不不同不同的設計層層次不同門級邏輯描述述：邏輯的詳詳細細節，門門、觸發器等等邏輯元件及及其相互連接接邏輯元件的描描述：類型、、功能、延遲遲、負載等連接關系：線線路圖可以嵌套，反反映層次關系系以GFLS系系統的描述語語言為例，NOT：A1＝(A)B1=(B)NAND：AB1=(A，B1)BA1=(B，A1)X=AXB(AB1，BA1)邏輯模擬算法法編譯方式和表表格驅動方式式編譯方式將邏輯電路編編譯轉換成一一組指令代碼碼。元件按功功能編成子程序，，按相互間連連接關系以一一定順序將子子程序連成總的可可執行程序。。元件的計算順順序編排輸入端為0級級，元件的級級數等于所有有前級元件最最大級數加1；不考慮延遲，，只能模擬組組合邏輯電路路和可忽略競競爭冒險的同同步時序電路路邏輯模擬算法法（續）表格驅動方式式將邏輯電路轉轉換成表格：：電路描述表表、元件類型型表；元件的扇入扇扇出表、信號號線表考慮延遲，可可模擬異步時時序采用面向事件件模擬：與VHDL模擬算法類似似，信號驅動動的是元件對于較大規模模的電路：高速邏輯模擬擬器：軟件硬硬件化，并行行處理，模擬擬速度提高1000倍電路模擬電路設計：根根據電路性能能確定電路結結構和元件參參數，沒有自動設計計軟件設計人員根據據電路性能要要求，初步確確定電路結構構和元件參數數，利用電路路模擬軟件進進行模擬分析析，判斷修改改電路模擬：根據電路的拓拓撲結構和元元件參數將電電路問題轉換換成適當的數數學方程并求求解，根據計計算結果檢驗驗電路設計的的正確性模擬對象：元元件優點：不需實際元件件、可作各種種模擬甚至破破壞性模擬電路模擬（續續）在集成電路設設計中起的作作用：版圖設計前的的電路設計，，保證電路正正確(包括電電路結構和元元件參數)有單元庫支持持：單元事先先經過電路模模擬無單元庫支持持的全定制設設計：由底向向上，首先對對單元門電路路進行電路設設計、電路模模擬，依此進進行版圖設計計，直至整個個電路后仿真：考慮慮了寄生參數數，由電路模模擬預測電路路性能典型軟件：SPICE、、HSPICE以SPICE為例電路模擬的基基本功能軟件基本結構構電路描述電路模擬的基基本功能可處理的元器器件：電阻、電容、、電感、互感感、獨立電流流源、電壓源源、傳輸線、、四種受控源源、四種器件件（二極管、、雙極管、結結型場效應管管、MOS）等可完成的分析析功能：直流分析：典典型的是求解解直流轉移特特性(.DC)，輸入加掃描電電壓或電流，，求輸出和其其他節點（元元件連接處））電壓或支路路電流；還有有.TF、.OP、.SENSE交流分析(.AC)：以頻率為變變量，在不同同的頻率上求求出穩態下輸輸出和其他節節點電壓或支支路電流的幅幅值和相位。。噪聲分析和和失真分析瞬態分析(.TRAN)：以時間為為變量，輸入入加隨時間變變化的信號，，計算輸出和和其節點電壓壓或支路電流流的瞬態值。。溫度特性分析析(.TEMP)：不同溫度度下進行上述述分析，求出出電路的溫度度特性電路模擬擬軟件的的基本結結構五部分組組成：輸輸入處理理、元器器件模型型處理、、建立電電路方程程、方程程求解和和輸出處處理電路模擬擬軟件的的基本結結構輸入處理理：主要要完成對對輸入文文件進行行編譯，，詞法語語法檢查查、存儲儲輸入數數據、其其他（元元件預處處理等））模型處理理：元器器件的數數學模型型：用數數學公式式描述器器件的電電流電壓壓特性、、與物理理參數和和工藝參參數的關關系主要是非非線性元元件的模模型：如如MOS、、BJT、二極管等等這些模型型編入模模型庫，，可調用用；也可可自行定定義后加加入模型庫庫電路模擬擬的精度度：模型型精度、、參數選選取電路模擬擬軟件的的基本結結構（續續）建立電路路方程根據電路路結構、、元件參參數、分分析要求求，建立立方程依據的基基本原理理是歐姆姆定律和和基爾霍霍夫定律律（解釋釋）建立的方方法很多多，以節節點法為為例方程求解解數值解法法：線性性代數方方程組解解法、非非線性方方程組解解法、常微分方方程組解解法線性電路路的直流流分析：：選主元元的高斯斯消去法法或LU分解法非線性電電路的直直流分析析：對非非線性元元件進行行線性化化處理，，迭代方法法交流分析析：線性性電路、、非線性性電路，，處理同同上瞬態分析析：常微微分方程程組，通通過數值值積分轉轉換輸出處理理：選擇輸出出內容和和輸出方方式（表表格和曲曲線）電路描述述較大規模模電路，，一般用用電路圖輸輸入，相應的的編譯程程序轉換換為電路路描述語語言再進進行模擬擬。電路描述述語言：描述電電路結構構、元件件參數、、器件模模型、電電路運行行環境、、分析類類型和輸輸出要求求等電路描述述前首先先要畫好好電路圖圖，節點點編號（（接地節節點零號號，其他他正整數數）SPICE的描述語語言：電路拓撲撲（網表表）采用模型型（元件件屬性））仿真內容容控制電路描述述舉例CMOSINVERTERDCTRANS.CHARACTERISTICSVCC205VIN10M13122MOD1L=2UW=18UM23100MOD2L=2UW=10U.MODELMOD1PMOSLEVEL=3VTO=1NSUB=2E15UO=166.MODELMOD2NMOSLEVEL=3VTO=1NSUB=2E15UO=550.DCVIN050.1.PLOTDCV(3).END元件語語句：：元件名名與與之之相連連的節節點號號（D，G，S，G）元件參參數(模型型名，，模型型語句句與元元件語語句分分開)相比與與SPICE，HSPICE特點快速收收斂；；具有多多種精精確的的器件件模型型；采用層層次化化方法法命名名節點點；可以為為多種種分析析類型型輸出出波形形圖；；可以依依據電電路性性能要要求和和測量量數據據進行行參數優優化，自動動產生生模型型參數數和元元器件件值；；具有良良好的的建立立單元元庫的的功能能；可以進進行統統計容容差分分析，，分析析元件件及模模型參參數變變化對對電路路性能能的影影響；；允許Monto-Carlo分析，，支持持最壞壞情況況(worse-case)設計計PSPICE特點點允許許用用戶戶改改變變內內建建器器件件模模型型模擬擬A/DD/A靈活活MC模擬擬作業業：：1.試試述述面面向向事事件件的的模模擬擬算算法法的的基基本本思思路路。。2.列列出出邏邏輯輯模模擬擬中中的的主主要要延延遲遲模模型型，，并并給給出出簡簡單單說說明明。。3.用用SPICE模擬擬軟軟件件模模擬擬一一個個E/DNMOS反相相器器的的直直流流輸輸出出特特性性，，請請寫寫出出相相應應的的輸輸入入文文件件。。時序序分分析析邏輯輯模模擬擬的的基基本本單單元元是是門門或或功功能能塊塊，，一一定定程程度度上上反反映映競競爭爭、、冒冒險險等等現現象象，，模模擬擬速速度度比比SPICE快快三三個個量量級級，，但但精精度度不不夠夠，，各各節節點點電電流流、、電電壓壓不不知知電路路模模擬擬的的基基本本單單元元是是晶晶體體管管、、電電阻阻、、電電容容等等元元器器件件，，可可以以較較精精確確地地獲獲得得電電路路中中各各節節點點的的電電壓壓或或電電流流，，但但對對于于較較大大的的電電路路，，很很多多的的迭迭代代求求解解需需要要很很大大的的存存儲儲空空間間和和很很長長的的計計算算時時間間時序序分分析析介介于于兩兩者者之之間間，，可可提提供供詳詳細細的的波波形形和和時時序序關關系系，，比比SPICE快快二二個個量量級級，，精精度度低低10%，，但但比比帶帶延延遲遲的的邏邏輯輯模模擬擬要要高高得得多多器件件級級時時序序分分析析：：基本本原原理理：：簡簡化化了了器器件件模模型型，，采采用用查查表表技技術術，，關關鍵鍵電電學學量量與與工工作作條條件件的的關關系系以以表表格格形形式式反反映映算法法上上：：單單步步迭迭代代，，不不求求解解聯聯立立方方程程，，超超松松弛弛牛牛頓頓迭迭代代法法加加速速收收斂斂混合合模模擬擬：：結結合合三三者者特特點點，，對對影影響響電電路路性性能能的的關關鍵鍵部部分分進進行行電電路路模模擬擬，，其其他他部部分分用用邏邏輯輯模模擬擬和和時時序序分分析析版圖圖設設計計的的CAD工工具具版圖圖設設計計：：根據據電電路路功功能能和和性性能能要要求求及及工工藝藝限限制制（（線線寬寬、、間間距距等等）），，設設計計掩掩膜膜版版圖圖輸入入：：可可以以是是原原理理圖圖、、網網表表；；可可以以直直接接編編輯輯版版圖圖輸出出：：版版圖圖版圖設計的重重要性：電路功能和性性能的物理實實現尺寸減小后，，連線延遲直直接決定芯片片速度。布線線方案、從而而布局方案很很重要——芯芯片面積、、速度版圖設計的目目標：連線全部實現現，芯片面積積最小，性能能優化（連線線總延遲最小小）CAD工具分類（按按工作方式分分）：自動設設計、半自動動設計、人工工設計；版圖圖驗證與檢查查用的大多是啟啟發式算法版圖的自動設設計概念：通過CAD軟件，，將邏輯描述述自動轉換成成版圖描述成熟的自動版版圖設計包括括基于門陣列列、標準單元元、PLA的的布圖系統，，BBL布圖圖系統也在發發展中典型的ICCAD軟件件，如Cadence、、Mentor、Compass、、Panda等設計系統統中都有自動動版圖設計功功能自動版圖設計計過程自動版圖設計計過程（續））邏輯劃分概念：功能劃劃分原則：功能塊塊面積和端子子數滿足要求求，使功能塊塊數目或總的的外連接數最最小基本思想：連連接度大的元元件放在同一一功能塊中劃分算法：簡簡單連接度法法、分配法、、Lin法等布局規劃布局規劃：根根據電路網表表、估計的芯芯片的大體面面積和形狀、、各功能塊的的大體形狀面面積、功能塊塊的數目、輸輸入/輸出數數目等，對設設計的電路進進行物理劃分和預預布局。先進行初始始規劃（initializefloorplan）），產生輸入/輸輸出行，單元元區行以及布布線網格等，，然后進行行行調整、芯片片面積調整、、布線網格調調整，并進行行預布局，初初步確定各功功能塊的形狀狀面積及相對對位置、I/O位置以及芯片片形狀尺寸，，而且可以從從總體上考慮慮電源、地線線、數據通道道分布（datapathplan）自動布局布局概概念：：按電路路功能能、性性能、、幾何何要求求，放放置各各部件件目標：：芯片面面積最最小、、性能能優化化過程：：初始布布局、、布局局迭代代改善善初始布布局：：單元元選擇擇：與與已安安置單單元連連接度度最大大的單單元；；向前前看U步單元安安置：：選擇擇與已已安置置單元元距離離最短短的位位置作作為選選出單單元的的安置置位置置（連線線長度度計算算方法法：最小生生成樹樹；最最小斯斯坦納納樹；；最小小鏈；；最小小矩形形半周周長））布局迭迭代：：選擇擇一個個單元元或單單元集集，將將位置置與候候選位位置交交換，，對新新布局局計算算判斷斷判斷標標準：：連線線總長長度、、布線線均勻勻性自動布布線概念：：滿足足工藝藝規則則、布布線層層數限限制、、線寬寬、線線間距距限制制和各各線網網可靠靠絕緣緣等，，根據據電路路的連連接關關系進進行連連線，，100%連通通，使使芯片片面積積最小小布線質質量評評價：：布通率率100%布線面面積最最小布線總總長度度最小小通孔數數少（（解釋釋）布線均均勻布線算算法面向線線網的的算法法：先定線線網的的布線線順序序，每每次布布一個個線網網，達達到當當前最最優或或準優優問題：：存儲儲量大大，難難以布布線網網多、、布線線密度度大的的情況況線網定定序法法：短短線法法、干干擾度度法典型布布線算算法：：李氏氏法、、線探探索法法等（（解釋釋）面向布布線區區的算算法：：并行算算法，，整體體規劃劃，在在布線線區達達到總總體最最優或或準優優；但但對通通道形形狀有有一定定要求求，適適應性性較差差過程：：總體布布線：：通道道劃分分和線線網分分配線網分分配：：依據據通道道容量量、布布線密密度；；詳細布布線（（通道道布線線）：：對對分配配到通通道區區底線線網網確確定在在通道道區的的具體體位置置自動設設計很很大程程度上上受限限于近近似算算法與與版圖圖結構構可作人人工調調整：：未布布的單單元、、線、、布線線過密密處可作壓壓縮處處理布局布布線算算法的的發展展時延驅驅動算算法0.8微米米工藝藝：連連線延延遲與與門延延遲已已經相相當對深亞亞微米米電路路，布布圖優優化目目標由由芯片片面積積最小小，調調整到到連線線總延延遲最最小，，性能能優化化，布布圖中中引入入時延延模型型、時時延分分析：：多層布布線算算法版圖的的半自自動設設計：：符號號式版版圖設設計用符號號進行行版圖圖輸入入，通通過自自動轉轉換程程序轉轉換（（壓縮縮功能能）；；可不不考慮慮設計計規則則版圖的的人工工設計計用于底底層單單元設設計、、單元元庫單單元設設計、、模擬擬電路路設計計等方方面進行行版版圖圖輸輸入入編編輯輯，，考考慮慮設設計計規規則則版圖圖檢檢查查與與驗驗證證原因因：：人人工工介介入入、、版版圖圖引引入入物物理理因因素素包括括：：DRC、、ERC、、LVS、、后后仿仿真真版圖圖檢檢查查與與驗驗證證（（續續））DRC：：設計計規規則則檢檢查查（（最最小小線線寬寬、、最最小小圖圖形形間間距距、、最最小小接接觸觸孔孔尺尺寸寸、、柵柵和和源源漏漏區區的的最最小小交交疊疊等等））實現現：：通通過過圖圖形形計計算算（（線線和和線線間間的的距距離離計計算算））DRC軟件件用戶戶：：編編寫寫DRC文件件，，給給出出設設計計規規則則ERC：：檢查查電電學學規規則則，，檢檢測測出出沒沒有有電電路路意意義義的的連連接接錯錯誤誤，，（（短短路路、、開開路路、、孤孤立立布布線線、、非非法法器器件件等等）），，介介于于設設計計規規則則與與行行為為級級分分析析之之間間，，不不涉涉及及電電路路行行為為實現現：：提提取取版版圖圖網網表表，，ERC軟件件網表表提提取取工工具具：：邏邏輯輯連連接接復復原原版圖圖檢檢查查與與驗驗證證（（續續））LVS：：網表表一一致致性性檢檢查查概念念：：從從版版圖圖提提取取出出的的電電路路網網表表與與從從原原理理圖圖得得到到的的網網表表進進行行比比較較，，檢檢查查兩兩者者是是否否一一致致。。作用用與與特特點點：：主主要要用用于于保保證證進進行行電電路路功功能能和和性性能能驗驗證證之之前前避避免免物物理理設設計計錯錯誤誤。。可以以檢檢查查出出ERC無法法檢檢查查出出的的設設計計錯錯誤誤，，也也可可以以實實現現錯錯誤誤定定位位實現現：：網網表表提提取取，，LVS軟件版圖檢查查與驗證證（續））后仿真：：考慮版圖圖引入的的寄生量量的影響響，進行行后仿真真，保證證版圖能能滿足電電路功能能和性能能的要求求后仿真對對象參數提取取程序提提取出實實際版圖圖參數和和寄生電電阻、寄寄生電容容等寄生生參數，，進一步步生成帶帶寄生參參數的器器件級網網表提取得到到寄生參參數文件件和單元元延遲文文件結合合，通過過延遲計計算器生生成一個個延遲文文件，把把該延遲遲文件反反標（back-annotation））到網表中中通過參數數提取直直接得到到一個與與路徑延延遲相關關的延遲遲文件，，進行反反標后仿真（（續）軟件支持持：數字電路路對提取出出的帶寄寄生參數數的器件件級網表表進行開開關級模模擬或SPICE模擬實現現；大規模的的電路，，用時序序分析找找到關鍵鍵路徑，，對關鍵鍵路徑進進行SPICE模擬；由提取得得到的延延遲文件件反標到到門級網網表，進進行相應應的仿真真（如Verilog門級仿真真等）。。模擬電路路SPICE模擬提取取出的帶帶寄生量量的器件件級網表表制版專用制版版設備：：光學圖圖形發生生器、電電子束制制版機基本原理理：光學圖形形發生器器：光闌闌位置和和尺寸可可變，一一般是矩矩形的，，作用在在涂膠的的鉻版上上；版圖圖圖形分分割成矩矩形，并并進行排排序，這這些數據據控制光光闌的尺尺寸和位位置的變變化電子束制制版機：：控制電電子束的的掃描進進行暴光光制版分辨辨率高，，適合小小尺寸電電路制版版CAD軟件生成成的版圖圖數據需需通過一一定接口口程序轉轉換成制制版設備備的輸入入格式，，才能用用于制版版版圖數據據交換格格式通用格式式：GDSII、CIF、、EDIFGDSII：二進制流流，占空空間少，，但可讀讀性差CIF：：可讀性強強，用文文本命令令表示掩掩膜分層層和圖形形，有圖圖樣調用用功能，，可進行行層次性性描述。。舉例：：LCPB長寬中中心點點方向向B6025304011；器件模擬擬集成電路路的基礎礎是器件件，但目目前不能能從電學學性能和和工藝水水平自動動設計器器件，只只能進行行模擬分分析器件模擬概念念：給定器件結構構和摻雜分布布，采用數值值方法直接求求解器件的基基本方程，得得到DC、AC、、瞬態特性和某某些電學參數數器件模擬作用用：結構、工藝參參數對器件性性能的影響———性能預測測物理機制研究究：分析無法法或難以測量量的器件性能能可為SPICE模擬提供模型型參數與工藝模擬集集成可直接分分析工藝條件件對器件性能能的影響器件模擬軟件支持：一一維、二維、、三維TMAMEDICI、、SILVACO、ISE、CADDETH、、PISCES、DAVANCI以MEDICI為例基本原理基本方程：泊泊松方程、電電子和空穴連連續性方程、、熱擴散方程程、電子和空空穴的漂移/擴散方程（（能量輸運方方程）;求求解基本本量：,N,P,Tn,Tp,T偏微分方程，，進行離散化化，網格劃分分（影響精度度和速度）;離散后后得到非線性性方程組，用用Newton法、Gummel法等方法求解解所用模型器件模擬基本功能可處理的器件件類型：二極極管、BJT、MOS、多層結構、光光電器件、可可編程器件等等可模擬的材料料：多種，不不限于硅、二二氧化硅可完成的電學學分析：DC、AC、、瞬態、熱載流流子、光電等等等可獲得的電學學特性和電參參數端特性：I-V；電容-V等內部特性：濃濃度分布、電電勢電場分布布等電參數：閾值值電壓、亞閾閾斜率、薄層層電阻等器件模擬輸入文件用戶與軟件的的接口器件結構（包包括電極）材料摻雜選用模型與算算法計算內容輸出舉例工藝模擬實驗流片來確確定工藝參數數，周期長，，成本高，工工藝模擬可改改善這一問題題工藝模擬概念念：對工藝過程建建立數學模型型，在某些已已知工藝參數數的情況下，，對工藝過程程進行數值求求解，計算經經過該工序后后的雜質濃度分布布、結構特性變化化（厚度和寬度度變化）或應力變化（氧化、薄膜膜淀積、熱過過程等引起））。作用優化工藝流程程、工藝條件件；預測工藝參數數變化對工藝藝結果的影響響縮短加工周期期，提高成品品率軟件支持：SUPREM；SUPREM-IV：二維工藝模擬基本內容可處理的工藝藝過程：離子子注入、預淀淀積、氧化、、擴散、外延延、低溫淀積積、光刻、腐腐蝕等高溫過程：雜雜質分布；氧氧化、外延還還需考慮厚度度變化、界面面移動非高溫過程：：結構變化，，（除離子注注入）可處理多層結結構，可處理理的材料：單單晶硅、多晶晶硅、二氧化化硅、氮化硅硅、氮化氧硅硅、鈦及鈦硅硅化物、鎢及及鎢硅化物、、光刻膠、鋁鋁等可摻雜的雜質質：硼、磷、、砷、銻、鎵鎵、銦、鋁工藝模型輸出：厚度、、雜質分布、、電參數（薄薄層電阻、電電導率等）工藝模擬輸入文件結構說明語句句參數語句工序語句算法語句輸出語句注釋語句舉例ICCAT技術測試目的：加加工過程中電電路篩選，用用戶驗收產生錯誤的原原因：芯片加工過程程中的物理故故障（信號線線開路、短路路）使用條件或環環境引起的故故障（器件老老化、環境溫溫度、濕度變變化或光、射射線等的干擾擾）故障處理冗余技術故障障檢檢測測和和定定位位：：通通過過加加測測試試向向量量，，觀觀察察輸輸出出結結果果，，判判斷斷測試試問問題題：：測測試試向向量量生生成成、、故故障障診診斷斷（（檢檢測測和和定定位位））、、可可測測性性設設計計在建建立立故故障障模模型型的的基基礎礎上上，，生生成成測測試試向向量量利利用用故故障障模模擬擬器器，，計計算算測測試試向向量量的的故故障障覆覆蓋蓋率率，，根根據據獲獲得得的的故故障障辭辭典典進進行行故故障障定定位位對于于一一些些難難測測故故障障進進行行可可測測性性設設計計，，使使測測試試生生成成和和故故障障診診斷斷比比較較容容易易實實現現，，故障障模模型型固定定型型：：元元件件的的某某個個輸輸入入、、輸輸出出端端被被固固定定在在邏邏輯輯0(s-a-0)或邏邏輯輯1(s-a-1)，，不改改變變拓拓撲撲橋接接故故障障：：短短路路，，可可能能改改變變邏邏輯輯關關系系開路路故故障障如果果固固定定型型故故障障的的覆覆蓋蓋率率達達到到90%以以上上，，測測試試向向量量集集可可用用于于檢檢測測其其他他類類型型的的故故障障。。典型型的的測測試試向向量量自自動動生生成成系系統統幾幾乎乎都都是是采采用用固固定定型型故故障障模模型型。。測試試向向量量生生成成概念念：：考