EDA實(shí)驗(yàn)報告老師：楊明磊姓名：同作者：學(xué)號：學(xué)院：電子工程學(xué)院實(shí)驗(yàn)一：QUARTUSII軟件使用及組合電路設(shè)計(jì)仿真一、實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)QUARTUSII軟件的使用，掌握軟件工程的成立、VHDL源文件的設(shè)計(jì)和波形仿真等基本內(nèi)容；二、實(shí)驗(yàn)內(nèi)容：四選一多路選擇器的設(shè)計(jì)第一利用QuartusⅡ達(dá)成4選1多路選擇器的文本編寫輸入和仿真測試等步驟，給出仿真波形。、功能及原理原理：數(shù)據(jù)選擇器又稱為多路變換器或多路開關(guān)，它是數(shù)字系統(tǒng)中常用的一種典型電路。其主要功能是從多路數(shù)據(jù)中選擇其中一路信號發(fā)送出去。所以它是一個多輸入、單輸出的組合邏輯電路。功能：當(dāng)選擇控制端s10=00時，輸出；s10=01時，輸出；s10=10時，輸出；s10=11時，輸出。、邏輯器件符號、VHDL語言、波形仿真、仿真分析由波形可知：當(dāng)s10=00時，y的波形與a相同；當(dāng)s10=01時，y的波形與b相同；當(dāng)s10=10時，y的波形與c相同；當(dāng)s10=11時，y的波形與d相同；與所要實(shí)現(xiàn)的功能符合，源程序正確。七段譯碼器程序設(shè)計(jì)仿真、功能及原理7段數(shù)碼是純組合電路，平常的小規(guī)模專用IC，如74或4000系列的器件只能作十進(jìn)制BCD碼譯碼，但是數(shù)字系統(tǒng)中的數(shù)據(jù)辦理和運(yùn)算都是2進(jìn)制的，所以輸出表達(dá)都是16進(jìn)制的，為了滿足16進(jìn)制數(shù)的譯碼顯示，最方便的方法就是利用VHDL譯碼程序在FPGA或CPLD中實(shí)現(xiàn)。實(shí)驗(yàn)中的數(shù)碼管為共陽極，接有低電平的段發(fā)亮。比方當(dāng)LED7S輸出為"0010010"時，數(shù)碼管的7個段：g、、e、d、c、b、a分別接0、0、1、0、0、1、0，于是數(shù)碼管顯示“5”。、邏輯器件符號、VHDL語言、波形仿真、仿真分析由仿真波形能夠直觀看到，當(dāng)A=“0000”時，led7s=1000000，數(shù)碼管顯示為0；A=“0001”時，led7s=1111001，數(shù)碼管顯示為1；....依此可考證波形仿真結(jié)果完好符合預(yù)期，源程序正確。三.實(shí)驗(yàn)心得在第一次上機(jī)實(shí)驗(yàn)中，我們經(jīng)過對EDA設(shè)計(jì)軟件QuartusⅡ使用，初步學(xué)會了它的使用方法。在實(shí)驗(yàn)中我們編寫程序，編譯，進(jìn)行時序仿真以考證程序?qū)﹀e等。在達(dá)成VHDL的編寫此后，進(jìn)行編譯，結(jié)果出現(xiàn)了好多錯誤，在仔細(xì)的檢查之下，最后將VHDL描繪改正成功并且經(jīng)過了編譯，在編譯過程中我認(rèn)識到很多在書本上沒有理解的知識。總的來說，經(jīng)過上機(jī)實(shí)驗(yàn)，我激發(fā)了對EDA學(xué)習(xí)的興趣，也對這門課程有了更深的理解，對EDA設(shè)計(jì)軟件QuarterⅡ的使用也更為嫻熟。實(shí)驗(yàn)二計(jì)數(shù)器設(shè)計(jì)與顯示一、實(shí)驗(yàn)?zāi)康?）、熟悉利用QUARTUSII中的原理圖輸入法設(shè)計(jì)組合電路，掌握層次化設(shè)計(jì)的方法;2）、學(xué)習(xí)計(jì)數(shù)器設(shè)計(jì)、多層次設(shè)計(jì)方法和總線數(shù)據(jù)輸入方式的仿真，并進(jìn)行電路板下載演示考證。二、實(shí)驗(yàn)內(nèi)容1、達(dá)成計(jì)數(shù)器設(shè)計(jì)（4位二進(jìn)制加減可控計(jì)數(shù)器）（1）、功能及原理含有異步清零和計(jì)數(shù)使能的4位二進(jìn)制加減可控計(jì)數(shù)器：清零端reset：低電平有效，異步清零，即reset=0時，不論時鐘處于什么狀態(tài)，輸出馬上置零。使能端enable：高電平有效，即enable=1時，計(jì)數(shù)器開始計(jì)數(shù)；enable=0時，計(jì)數(shù)器停止計(jì)數(shù)。加減控制端updown：當(dāng)updown=0時，為減法計(jì)數(shù)器；當(dāng)updown=1時，為加法計(jì)數(shù)器。、邏輯器件符號、VHDL語言、波形仿真updown=1時，為加法計(jì)數(shù)：updown=0時，為減法計(jì)數(shù)：、仿真分析由以上兩個波形很簡單看出，enable=1時，計(jì)數(shù)器開始計(jì)數(shù)；reset=0時，計(jì)數(shù)器置零；updown=0時，減法計(jì)數(shù)；updown=1時，加法計(jì)數(shù)；co為進(jìn)位端。符合設(shè)計(jì)初衷。2、50M分頻器的設(shè)計(jì)（1）、功能及原理50M分頻器的作用主假如控制后邊的數(shù)碼管顯示的快慢。即一個模為50M的計(jì)數(shù)器，由時鐘控制，分頻器的基本源理與上述計(jì)數(shù)器基真相同。分頻器的進(jìn)位端co用來控制加減計(jì)數(shù)器的時鐘，將兩個器件連結(jié)起來。（2）、邏輯器件符號（3）、VHDL語言(4)、波形仿真(5)、仿真分析由波形仿真能夠看出，enable=1時，由0開始計(jì)數(shù)，由于計(jì)數(shù)器模值較大，故只顯示了一部分波形，計(jì)數(shù)范圍由0到50M。3、七段譯碼器程序設(shè)計(jì)在實(shí)驗(yàn)一中已給出詳盡程序及仿真結(jié)果，不再贅述。4、計(jì)數(shù)器顯示譯碼設(shè)計(jì)與下載從前面設(shè)計(jì)的七段譯碼器decl7s和計(jì)數(shù)器為基層元件，達(dá)成“計(jì)數(shù)器顯示譯碼”的頂層文件設(shè)計(jì)。計(jì)數(shù)器和譯碼器連結(jié)電路的頂層文件原理圖以下：原理圖連結(jié)好此后就能夠進(jìn)行引腳的鎖定，此后將整個程序下載到已經(jīng)安裝好的電路板上，即可進(jìn)行仿真演示。三.實(shí)驗(yàn)心得實(shí)驗(yàn)三：大作業(yè)設(shè)計(jì)（循環(huán)彩燈）一、實(shí)驗(yàn)?zāi)康模壕C合應(yīng)用數(shù)字電路的各樣設(shè)計(jì)方法，達(dá)成一個較為復(fù)雜的電路設(shè)計(jì)；二.設(shè)計(jì)目標(biāo)設(shè)計(jì)一個循環(huán)彩燈控制器，該控制器可控制10個發(fā)光二極管循環(huán)點(diǎn)亮、間隔點(diǎn)亮或許閃爍等花型。要求最少設(shè)計(jì)三種以上花型，用按鍵控制花型之間的變換，并用數(shù)碼管顯示目前花型。.實(shí)驗(yàn)分工陳碩負(fù)責(zé)代碼搜尋與編寫，王卓負(fù)責(zé)電路連結(jié)與引腳編寫四.設(shè)計(jì)流程、分頻器的設(shè)計(jì)所用50M分頻器在實(shí)驗(yàn)二中已有詳盡說明，不再贅述。彩燈控制器的設(shè)計(jì)、功能及原理清零端reset：高電平有效，異步清零。即當(dāng)reset=1時，燈全滅。使能端enable：enable=1時，彩燈工作。花式控制端s10：s10取不一樣樣的值來控制花式的變換。led10s：控制10個led燈的亮滅。（2）、邏輯器件符號3）、VHDL語言七段譯碼器設(shè)計(jì)（1）、功能原理原理在實(shí)驗(yàn)一中已詳盡說明，功能是顯示花式序號。（2）、VHDL語言頂層文件原理圖以下：仿真波形第一種波形：（從左到右依次點(diǎn)亮，再從右到左依次點(diǎn)亮）第二種波形：（從左到右依次兩兩點(diǎn)亮，再從右到左依次兩兩點(diǎn)亮）第三種波形：（從內(nèi)到外挨次張開點(diǎn)亮）第四種波形：（閃爍點(diǎn)亮）仿真分析由波形仿真結(jié)果可知，源程序正確。.實(shí)驗(yàn)心得此次實(shí)驗(yàn)在參照資料的基礎(chǔ)上，加以改正，使程序滿足設(shè)計(jì)要求。由于本次實(shí)驗(yàn)完好靠獨(dú)立達(dá)成，在設(shè)計(jì)過程中出現(xiàn)了好多問題，編譯和波形仿真的過程中都不順利，在和同學(xué)溝通商討的過程中，一一將這些問題解決，最后成功設(shè)計(jì)出了四種花型。經(jīng)過此次實(shí)驗(yàn)，我真實(shí)意會到了EDA這門課的樂趣，提高了自己的能力。課后習(xí)題Ex1:三態(tài)緩沖器:Input2選1多路選擇器:outputsenableelIn0ouItputn1Ex2:ENTITY

mux4

ISPORTSYEND

（

：

A，B，INBit_Vector：

C，（3OUTBitmux4

D：DOWNTO）

INBit0）

；；；；ARCHITECTUREbehav1OFmux4ISBEGINmux4_p1：PROCESS（A，B，C，D，S）BEGINIFS=″1110″THENY<=A；ELSIFS=″1101″THENY<=B；ELSIFS=″1011″THENY<=C；ELSES="0111"THENY<=D；ELSEY<='1'；ENDIF；ENDPROCESSmux4_p1；ENDbehav1；ARCHITECTUREbehav2OFmux4ISBEGINY<=AWHENS=″1110″ELSEBWHENS=″1101″ELSECWHENS=″1011″ELSEDWHENS="0111"ELSE'1'；ENDbehav2；ARCHITECTUREbehav3OFmux4ISBEGINmux4_p2：PROCESS（A，B，C，D，S）BEGINCASESISWHEN″1110″=>Y<=A；WHEN″1101″=>Y<=B；WHEN″1011″=>Y<=C；WHEN"0111"=>Y<=D；WHENOTHERS=>Y<="1"；ENDCASE；ENDPROCESSmux4_p2；ENDbehav3；Ex3:libraryieee;usemuxkisport(a1,a2,a3:instd_logic;--待選擇變量temp:bufferstd_logic;--中間信號s1,s0:instd_logic;--控制端output:outstd_logic);--輸出結(jié)果endmuxk;architecturepr1ofmuxkisbeginprocess(a2,a3,s0)

--process1begincases0is

--

使用

case

語句when'0'=>temp<=a2;when'1'=>temp<=a3;endcase;endprocess;process(a1,temp,s1)

--process2begincases1iswhen'0'=>output<=a1;when'1'=>output<=temp;endcase;endprocess;endpr1;Ex4:LIBRARYIEEE;USEMULTIISPORT(CL:INSTD_LOGIC;--輸當(dāng)選擇信號CLK0:INSTD_LOGIC;--輸入信號OUT1:OUTSTD_LOGIC);--輸出端ENDENTITY;ARCHITECTUREONEOFMULTIISSIGNALQ:STD_LOGIC;BEGINPR01:PROCESS(CLK0)BEGINIFCLK‘EVENTANDCLK=’1’THENQ<=NOT(CLORQ);ELSEENDIF;ENDPROCESS;PR02:PROCESS(CLK0)BEGINOUT1<=Q;ENDPROCESS;ENDARCHITECTUREONE;END

PROCESS;Ex5:libraryieee;useh_subisport(x,y:instd_logic;diff,s_out:outstd_logic);endh_sub;architectureoneofh_subisbegindiff<=xxory;s_out<=(notx)andy;endone;libraryieee;useor_2isport(a,b:instd_logic;q:outstd_logic);endor_2;architectureoneofor_2isbeginq<=aorb;endone;libraryieee;usef_subisport(x,y,sub_in:instd_logic;diff,s_out:outstd_logic);endf_sub;architectureoneoff_subiscomponenth_subport(x,y:instd_logic;diff,s_out:outstd_logic);endcomponent;componentor_2port(a,b:instd_logic;q:outstd_logic);endcomponent;signale,f,g:std_logic;beginh_suber1:h_subportmap(x=>x,y=>y,diff=>e,s_out=>f);h_suber2:h_subportmap(x=>e,y=>sub_in,diff=>diff,s_out=>g);or21:or_2portmap(a=>g,b=>f,q=>s_out);endone;libraryieee;usef_sub8isport(x,y:instd_logic_vector(7downto0);sub_in:instd_logic;diff:outstd_logic_vector(7downto0);s_out:outstd_logic);endf_sub8;architectureoneoff_sub8iscomponentf_subport(x,y,sub_in:instd_logic;diff,s_out:outstd_logic);endcomponent;signale:std_logic_vector(6downto0);beginh_suber1:f_subportmap(x=>x(0),y=>y(0),sub_in=>sub_in,diff=>diff(0),s_out=>e(0));h_suber2:f_subportmap(x=>x(1),y=>y(1),sub_in=>e(0),diff=>diff(1),s_out=>e(1));h_suber3:f_subportmap(x=>x(2),y=>y(2),sub_in=>e(1),diff=>diff(2),s_out=>e(2));h_suber4:f_subportmap(x=>x(3),y=>y(3),sub_in=>e(2),diff=>diff(3),s_out=>e(3));h_suber5:f_subportmap(x=>x(4),y=>y(4),sub_in=>e(3),diff=>diff(4),s_out=>e(4));h_suber6:f_subportmap(x=>x(5),y=>y(5),sub_in=>e(4),diff=>diff(5),s_out=>e(5));h_suber7:f_subportmap(x=>x(6),y=>y(6),sub_in=>e(5),diff=>diff(6),s_out=>e(6));h_suber8:f_subportmap(x=>x(7),y=>y(7),sub_in=>e(6),diff=>diff(7),s_out=>s_out);endone;libraryieee;usef_sub81isport(x,y:instd_logic_vector(7downto0);sub_in:instd_logic;diff:outstd_logic_vector(7downto0);s_out:outstd_logic);endf_sub81;architectureoneoff_sub81iscomponentf_subport(x,y,sub_in:instd_logic;diff,s_out:outstd_logic);endcomponent;signale:std_logic_vector(8downto0);begine(0)<=sub_in;s_out<=e(8);q1:foriin0to7generate