1、目 錄 TOC o 1-3 h z u HYPERLINK l _Toc 1 緒論 PAGEREF _Toc h 1 HYPERLINK l _Toc 1.1 設計背景 PAGEREF _Toc h 1 HYPERLINK l _Toc 1.2 QUARTUS II簡介 PAGEREF _Toc h 1 HYPERLINK l _Toc 1.3 VHDL語言基本 PAGEREF _Toc h 2 HYPERLINK l _Toc 2 出租車計費器總體設計構造 PAGEREF _Toc h 2 HYPERLINK l _Toc 2.1 系統設計規定和目的 PAGEREF _Toc h 2 HYP

2、ERLINK l _Toc 2.2.1 系統設計規定 PAGEREF _Toc h 2 HYPERLINK l _Toc 2.2.1 系統設計目的 PAGEREF _Toc h 2 HYPERLINK l _Toc 2.2 設計思路 PAGEREF _Toc h 3 HYPERLINK l _Toc 2.3 系統總體構造 PAGEREF _Toc h 3 HYPERLINK l _Toc 2.4 出租車計費器系統工作流程圖 PAGEREF _Toc h 4 HYPERLINK l _Toc 3 出租車計費器的實現 PAGEREF _Toc h 5 HYPERLINK l _Toc 3.1 出租

3、車計費器的頂層原理圖 PAGEREF _Toc h 5 HYPERLINK l _Toc 3.2 系統各功能模塊的實現 PAGEREF _Toc h 5 HYPERLINK l _Toc 3.2.1 計費模塊JIFEI PAGEREF _Toc h 5 HYPERLINK l _Toc 3.2.2 計量模塊JILIANG PAGEREF _Toc h 6 HYPERLINK l _Toc 3.2.3 顯示控制模塊SELTIME PAGEREF _Toc h 7 HYPERLINK l _Toc 3.2.4 顯示模塊DELED PAGEREF _Toc h 7 HYPERLINK l _Toc

4、4 出租車計費器系統仿真及分析 PAGEREF _Toc h 8 HYPERLINK l _Toc 4.1 計費系統的仿真 PAGEREF _Toc h 8 HYPERLINK l _Toc 4.2 單元模塊的仿真及分析 PAGEREF _Toc h 10 HYPERLINK l _Toc 4.2.1 譯碼顯示模塊的仿真及分析 PAGEREF _Toc h 10 HYPERLINK l _Toc 4.2.2 顯示控制模塊的仿真及分析 PAGEREF _Toc h 12 HYPERLINK l _Toc 4.2.3 計量模塊的仿真及分析 PAGEREF _Toc h 13 HYPERLINK l

5、 _Toc 4.2.4 計費模塊的仿真及分析 PAGEREF _Toc h 13 HYPERLINK l _Toc 5 鎖定管腳及硬件實現 PAGEREF _Toc h 14 HYPERLINK l _Toc 5.1 鎖定管腳圖 PAGEREF _Toc h 14 HYPERLINK l _Toc 5.2 硬件實現 PAGEREF _Toc h 14 HYPERLINK l _Toc 5.2.1 顯示成果的幾種狀況 PAGEREF _Toc h 15 HYPERLINK l _Toc 5.2.2 硬件實現總結 PAGEREF _Toc h 16 HYPERLINK l _Toc 6 設計體會與

6、總結 PAGEREF _Toc h 17 HYPERLINK l _Toc 參照文獻 PAGEREF _Toc h 18 HYPERLINK l _Toc 附 錄 PAGEREF _Toc h 19 HYPERLINK l _Toc 1 JILIANG模塊的VHDL編程 PAGEREF _Toc h 19 HYPERLINK l _Toc 2 JIFEI模塊的VHDL編程 PAGEREF _Toc h 21 HYPERLINK l _Toc 3 SELTIME控制模塊的VHDL編程 PAGEREF _Toc h 22 HYPERLINK l _Toc 4 DELED模塊的VHDL編程 PAGE

7、REF _Toc h 231 緒論1.1 設計背景隨著國內社會經濟的全面發展，各大中小都市的出租車營運事業發展迅速，出租車已經成為人們平常出行選擇較為一般的交通工具。于是，出租車行業以低價高質的服務給人們帶來了出行的享有。但是總存在著買賣糾紛困擾著行業的發展。而在出租車行業中解決這一矛盾的最佳措施就是改良計價器。汽車計價器是乘客與司機雙方的交易準則，它是出租車行業發展的重要標志，是出租車中最重要的工具，它關系著交易雙方的利益。具有良好性能的計價器無論是對廣大出租車司機朋友還是乘客來說都是很必要的。因此，汽車計價器的研究也是具有一定意義的。出租車計費器是出租車營運收費的專用智能化儀表，是出租車市

8、場規范化，原則化以及減少司機與乘客之間發生糾紛的重要設備。一種功能完備，簡樸易用，計量精確的出租車計費器是加強出租車行業管理，提高服務質量的必需品。本設計就是采用VHDL硬件描述語言作為設計手段，采用自己的設計思路，得到一種出租車計價系統的軟件構造，通過Quartus II 6.0軟件下進行仿真，證明所設計的電路系統完畢了出租車計價的功能，各項指標符合設計規定，具有一定的實用性。1.2 QUARTUS II簡介QUARTUS II 是 HYPERLINK t _blank Altera公司的綜合性CPLD/FPGA開發 HYPERLINK t _blank 軟件，支持原理圖、VHDL、Veri

9、logHDL等多種設計輸入形式，內嵌自有的綜合器以及仿真器，可以完畢從設計輸入到硬件配備的完整CPLD設計流程。QUARTUS II 支持Altera的片上可編程系統（SOPC）開發，集系統級設計、 HYPERLINK t _blank 嵌入式軟件開發、可編程邏輯設計于一體，是一種綜合性的開發平臺。Altera QUARTUS II 作為一種可編程邏輯的設計環境, 由于其強大的設計能力和直觀易用的接口，越來越受到 HYPERLINK t _blank 數字系統設計者的歡迎。1.3 VHDL語言基本一般而言，一種相對完整的VHDL語言程序至少應三個基本構成部分：庫（Library）、程序包（Pa

10、ckage）使用闡明；實體（Entity）闡明；實體相應的構造體（Architecture）闡明。其中，庫、程序包使用闡明用于打開（調用）本設計實體將要用到的庫、程序包；實體闡明用于描述該設計實體與外界的接口信號闡明，是可視部分；構造體闡明用于描述該設計實體內部工作的邏輯關系，是不可視部分。在一種實體中，容許具有一種或多種構造體，而在每一種構造體中又可以具有一種或多種進程以及其她的語句。根據需要，實體還可以有配備闡明語句。配備闡明語句重要用于以層次化的方式對特定的設計實體進行元件例化，或是為實體選定某個特定的構造體。2 出租車計費器總體設計構造2.1 系統設計規定和目的2.2.1 系統設計規定

11、1.起步價為5.0元，起步公里為3公里；2.超過3公里，每公里按1元收費，也可每0.1公里按0.1元收費；3.等待時間合計1分鐘，按每分鐘0.1元收費；4.用三個數碼管顯示總金額，最大值為99.9元；用三個數碼管顯示總里程，最大值99.9公里；用兩個數碼管顯示等待時間，最大值99分鐘。2.2.1 系統設計目的1.通過這次實驗設計使我們加深對EDA技術與數字系統設計有關理論和概念的理解，培養我們的理論聯系實際的能力，特別是實際動手能力。2.學習使用QUARTUS II軟件設計。3.根據原理圖學會用VHDL語言設計時序電路。4.學會繪制功能仿真波形圖。2.2 設計思路根據設計規定，電路具有計時、計

12、程、計費功能，用數碼管顯示行駛公里數、等待時間、收費金額，行車里程和等待時間的解決電路將汽車行駛的里程數、轉換成與之成正比的計費脈沖，然后由計費電路轉換成收費金額，實驗中以一種脈沖模擬汽車邁進十米，則每100個脈沖表達1公里，3公里后來每0.1公里產生一種計費脈沖，一種1HZ的脈沖用來表達等待時間，60個脈沖代表1分鐘，1分鐘即60個脈沖產生一種等待計費脈沖，然后用2.3 系統總體構造圖2-1 系統總體構造圖出租車計費器的構成如上圖所示，通過控制模塊以高下脈沖模擬出租汽車啟動、行駛、暫停，具有控制作用；通過控制模塊控制出租車的狀態來選擇出租車是計里程還是計等待時間，相應產生的時間計費脈沖信號和

13、里程脈沖信號來計費，譯碼/動態掃描模塊將等待時間、路程與費用的數值譯碼后用動態掃描的方式驅動數碼管；數碼管顯示模塊將里程數、等待時間和計費金額用數碼管顯示。2.4 出租車計費器系統工作流程圖圖2-2 出租車計費系統工作流程圖出租車載客后，啟動計費器，整個系統開始工作，進入初始化狀態，即計程從0開始，計費從5.0元開始。再根據BREAK信號判斷行駛還是暫停。若是行駛狀態，計費器開始進行里程計數，當里程超過3公里時，計費器開始累加，按每0.1公里收費0.1元計算，計程器則繼續，否則計費器不變。若是暫停狀態，計費器開始進行等待時間計數，當等待時間合計1分鐘，則每分鐘0.1元計費。最后將等待時間、里程

14、、計費都顯示出來。3 出租車計費器的實現3.1 出租車計費器的頂層原理圖圖3-1 出租車計費器頂層原理圖原理圖中輸入部分分別是CLK：秒脈沖信號，1個脈沖代表1秒，則60個脈沖表達1分鐘。CLK1：10米脈沖信號，1個脈沖代表10米，則10個脈沖表達100米，100個脈沖代表1公里。START:計程車啟動信號；DRIVE：計費器啟動信號；BREAK：等待信號，SEL為計數控制信號輸出端。3.2 系統各功能模塊的實現3.2.1 計費模塊JIFEI計費（JIFEI）模塊也是本系統的核心，完畢起步價計費，等待時間計費，里程計費功能。計費器啟動，顯示起步價5.0元，之后每來一種行駛里程計費脈沖或者等待

15、時間計費脈沖，計費金額自動加0.1元。計費顯示用3位數碼管，因此計費最大值為99.9元。其中CH2表達費用的十位，CHI表達費用的個位，CH0表達費用的十分位。B為等待時間計費脈沖信號或里程計費脈沖信號。圖3-2 JIFEI模塊圖3.2.2 計量模塊JILIANG圖3-3 JILIANG模塊圖本模塊是系統的核心模塊之一，可以對外部的行駛距離脈沖、等待時間脈沖進行計數。由于行駛距離每脈沖代表10米，因此計滿100個數就輸出一種行駛距離計費脈沖，由于3公里之內屬于起步價，所此前3公里內不輸出行駛距離計費脈沖，由于用3位數碼管來顯示行駛距離，其中兩位整數，一位小數，因此行駛距離最小辨別率為0.1公里

16、，行駛距離脈沖每計10個數，行駛距離輸出加0.1，行駛距離最大值為99.9公里。其中KM2為里程的十位，KM1為里程的個位，KM0為里程的十分位。等待時間脈沖頻率為1HZ，因此一種脈沖代表1秒，60個等待脈沖是1分鐘，輸出等待時間加1，等待時間滿1分鐘計一次費，因此對等待時間脈沖計數，計滿60個數就輸出一種等待計費脈沖。等待時間最大值為99分鐘。MIN1為等待時間的十位，MIN0為等待時間的個位。將行駛距離、等待時間送到SELTIME模塊，時間與里程計費脈沖送到計費模塊完畢里程、等待時間的計費功能。B1為超過3公里后，每0.1公里產生的計費脈沖。B2為每等待一分鐘產生的計費脈沖。3.2.3 顯

17、示控制模塊SELTIME圖3-4 SELTIME模塊圖SELTIME模塊起顯示控制作用，控制等待時間、行駛里程、費用在數碼管上的顯示位置。sel為計數控制信號輸出端，功能重要是運用其計數的八個狀態，使daout在其每個狀態下選擇某一輸入數據，進而將選擇的的數據送入到DELED模塊。dp為小數點脈沖控制信號，當該模塊輸出的值為里程的個位、費用的個位時，需要考慮小數點的存在，即此時dp=1，在其她不需要小數點的狀況下，dp=03.2.4 顯示模塊DELED圖3-5 DELED模塊圖DELED模塊把送入的每個四位數據轉換為7段碼送出顯示，可以使數碼管正常顯示送入的數據。其中DP為小數點輸入信號。4

18、出租車計費器系統仿真及分析4.1 計費系統的仿真圖4-1 出租車啟動時計費系統功能仿真圖由圖4-1 可知，當出租車未啟動時，里程、等待時間、費用均為0。出租車剛啟動時，里程、等待時間為0，費用為出租車起步價5元。圖4-2 出租車等待時計費系統功能仿真圖由圖4-2可知，當出租車在等待過程中，行駛里程16.2公里，等待時間為32分鐘時，出租車的費用為：5+（16.2-3）1+320.1=21.4元，與仿真成果一致。圖4-3 出租車行駛時計費系統功能仿真圖由圖4-3可知，當出租車行駛到66.6千米，等待時間60分鐘時，由仿真成果可得出費用為74.6元；根據設計規定計算可得費用為：5+（66.6-3）

19、1+600.1=74.6元。仿真成果與計算值一致，驗證了設計的對的性。圖4-4 出租車停車時計費系統功能仿真圖當出租車停車時，出租車上的時間、里程和費用清零，為下次計費的開始做準備。4.2 單元模塊的仿真及分析4.2.1 譯碼顯示模塊的仿真及分析圖4-5 譯碼顯示模塊的功能仿真圖圖4-5為譯碼顯示模塊的功能仿真波形圖，DP、S為信號輸入端，也是顯示控制模塊的信號輸出端口，ABCDEFGH八個端口為八位二進制的輸出端口。假設DOUT=“HGFEDCBA”,由上圖可以看出：1. DP=0時：當S(3 downto 0)=”0000”,則DOUT=”00111111當S(3 downto 0)=”0

20、001”,則DOUT=”00000110當S(3 downto 0)=”0010”,則DOUT=”01011011當S(3 downto 0)=”0011”,則DOUT=”01001111當S(3 downto 0)=”0100”,則DOUT=”01100110當S(3 downto 0)=”0101”,則DOUT=”01101101當S(3 downto 0)=”0110”,則DOUT=”01111101當S(3 downto 0)=”0111”,則DOUT=”00000111當S(3 downto 0)=”1000”,則DOUT=”01111111當S(3 downto 0)=”1001”

21、,則DOUT=”01101111當S(3 downto 0)等于上述值以外的值時，則DOUT=”00000000”2. DP=1時：當S(3 downto 0)=”0000”,則DOUT=”10111111當S(3 downto 0)=”0001”,則DOUT=”10000110當S(3 downto 0)=”0010”,則DOUT=”11011011當S(3 downto 0)=”0011”,則DOUT=”11001111當S(3 downto 0)=”0100”,則DOUT=”11100110當S(3 downto 0)=”0101”,則DOUT=”11101101當S(3 downto

22、0)=”0110”,則DOUT=”11111101當S(3 downto 0)=”0111”,則DOUT=”10000111當S(3 downto 0)=”1000”,則DOUT=”11111111當S(3 downto 0)=”1001”,則DOUT=”11101111當S(3 downto 0)等于上述值以外的值時，則DOUT=”10000000”4.2.2 顯示控制模塊的仿真及分析圖4-6 顯示控制模塊的功能仿真圖圖4-6為顯示控制模塊功能仿真圖，其中clk為時鐘脈沖輸入端，sel為計數控制信號輸出端，daout為sel所控制狀態下的輸出到數碼管的位選信號，dp為小數點控制輸出信號。可以

23、看出，當時鐘沿上升時刻到來時，計數器的輸出sel就自動加1,當計數器輸出端加到“111”時，再來一種脈沖上升沿，則計數的輸出端sel變為“000”，該顯示控制模塊的功能重要是運用其計數的八個狀態，進而去輪流控制數碼管的位選信號。由圖4-6可知：當sel=“000”時，則daout=CH0；當sel=“001”時，daout=CH1；當sel=“010”時，daout=CH2；當sel=“011”時，daout=KM0；當sel=“100”時，daout=KM1；當sel=“101”時，daout=KM2；當sel=“110”時，daout=MIN0；當sel=“111”時，daout=MIN1

24、。由于KM1、CH1表達里程的個位和費用的個位，其后都存在小數，故在設計中當顯示KM1、CH1時須加入小數點，此時dp=1，在其她沒有小數點的狀況時dp=0。4.2.3 計量模塊的仿真及分析圖4-7 計量模塊的功能仿真圖圖4-7為計量模塊的功能仿真圖，START信號為高電平時（即出租車啟動）。當DRIVE為高電平且BREAK為低電平時，出租車為行駛狀態，此時里程計數模塊開始計數，每通過10個CLK1脈沖信號，里程加0.1公里，當里程計數不小于3公里時，每計0.1公里產生1個B1脈沖信號。當DRIVE為高電平且BREAK為高電平時，出租車為暫停狀態，此時等待時間計數模塊開始計數，每通過60個CL

25、K脈沖信號，時間加1分鐘，每計1分鐘產生一種B2脈沖信號。B1和B2分別為里程計費脈沖和等待時間計費脈沖。4.2.4 計費模塊的仿真及分析圖4-8 計費模塊的功能仿真圖圖4-8為計費模塊的功能仿真圖當START處在高電平且DRIVE處在高電平時，每送入一種計費脈沖且計費脈沖處在上升沿時，CH0自動加1（即每送入一種計費脈沖加0.1元）。CH0、CH1、CH2為十進制計數。CH2表達費用的十位，CH1表達費用的個位，CH0表達費用的十分位，計費的最大值為99.9元。5 鎖定管腳及硬件實現5.1 鎖定管腳圖在驗證出租車計費器系統的功能之前，需要清晰實驗箱與各個信號之間的相應關系，參照資料得出本設計

26、中各引腳的相應狀況如下：圖5-1 頂層原理圖5.2 硬件實現通過硬件下載，該電路可以完畢硬件實現，芯片管腳定義可以直接用編輯pin文獻。完畢管腳定義后選擇器件，編譯后生成.sof文獻。選擇.sof文獻進行下載。下載完畢后，將第一全局時鐘CLK1的跳線器接1Hz(作為秒脈沖信號)，將第二全局時鐘CLK2的跳線器接1Hz(作為十米脈沖信號)，將第三全局時鐘CLK3的跳線器接32768Hz，用撥位開關模擬控制出租車的啟動、行駛、暫停。觀測數碼管上數據的變化與否符合設計原則。在實驗箱上八個數碼管從左至右分別顯示的是：等待時間的十位、等待時間的個位、里程的十位、里程的個位、里程的十分位、費用的十位、費用

27、的個位、費用的十分位。5.2.1 顯示成果的幾種狀況圖5-2 驗證成果1圖5-2表達出租車等待了1分鐘，行駛了3.9公里，即時車費為6.0元。根據設計規定計算所得費用為：5元+（3.9-3）公里1元/公里+1分鐘0.1元/分鐘=6.0元，計算成果與實驗箱上所得顯示成果相似。圖5-3 驗證成果2圖5-3表達出租車等待了3分鐘，行駛了6.8公里，即時車費為9.1元。根據設計規定計算所得費用為：5元+（6.8-3）公里1元/公里+3分鐘0.1元/分鐘=9.1元，計算成果與實驗箱上所得顯示成果相似。在實驗箱驗證過程中，我們可以看到，八位數碼管的右三位顯示起步價05.0，中間三個數碼管在以0.1為步長進

28、行加法顯示行駛里程，當行駛里程超過3公里之后，每0.1公里計費金額加0.1元，當我們按下等待暫停鍵，每分鐘左邊兩個數碼管加1，其顯示的等待時間，當等待時間到1分鐘時，計費金額加0.15.2.2 硬件實現總結通過對每一模塊的仿真和下載，可以實現各個模塊的邏輯功能，驗證了各個模塊的對的性。在出租車計費系統的4個模塊中，重點在于計量模塊（JILIANG），計費模塊（JIFEI），顯示控制模塊（SELTIME），譯碼顯示模塊（DELED）。JILIANG模塊重要有汽車的開始、運營、暫停，JILIANG模塊重要記錄出租車的行駛里程和等待時間，并將等待時間計費脈沖和行駛里程計費脈沖送入JIFEI模塊；JI

29、FEI模塊重要是完畢起步價計費、等待時間計費、行駛里程計費，并完畢總費用；SELTIME模塊起顯示控制作用，控制等待時間、行駛里程、費用在八個數碼管上的位置。DELED模塊是把送入的每個四位數據轉換為7段碼，從而能在數碼管上對的的顯示。這四個模塊的組合成完整的出租車系統，在設計過程中還需要改善的是控制出租車計費系統的控制功能。出租車計費器系統的設計已所有完畢，能按預期的效果進行模擬汽車開始、啟動、暫停、停止等功能，由數碼管顯示出租車等待時間，行駛里程，費用。車暫等待時停止行駛里程計費，車費僅由等待時間計費；出租車正常行駛時，僅根據里程收費方式。若停止則車費清零，等待下一次計費的開始。出租車計費

30、系統的設計中體現了VHDL覆蓋面廣，描述能力強，是一種多層次的硬件描述語言本設計在實用方面具有一定的價值。該計費器實現了按預置參數自動計費(最大計費金額為99.9元)、自動計程(最大計程公里數為99.9公里)等功能；可以實現起步價、每公里收費、等待時間計費的參數預置(如：起步價5.0元；3公里后1元每公里；等待時間0.1元每分鐘)，且預置參數可調范疇廣。由于采用CPLD大規模可編程邏輯器件，整機功耗小、抗干擾能力強、系統穩定、工作可靠、升級以便。6 設計體會與總結通過這次緊張而又充實的EDA課程設計，我感受到了VHDL語言和一般軟件語言之間的區別，也可以更加純熟地運用VHDL語言進行邏輯電路的

31、設計了，受益匪淺。我們所做的課題是出租車計費器的設計。教師給了我們課程設計題目，在這半個月的實驗操作中，不斷的完善自己的設計規定，將自己的想法融入到實驗的程序中去。最后通過仿真達到了自己預想的效果。有種先苦后甜的成就感。同步在本次實驗中，我們純熟的掌握了Quartus II軟件的使用。學會了如何把自己所設計的程序，通過軟件用波形仿真出來，再通過實驗箱仿真出來。在這次課程設計過程中，要感謝陳參照文獻1 徐飛.EDA技術與實踐M.北京：清華大學出版社，.2 王行，李衍.EDA技術入門與提高M.西安：西安電子科技大學出版社，.3 劉昌華.數字邏輯EDA設計與實踐M.北京：國防工業出版社，.4 李蓉.

32、基于VHDL語言的出租車自動計費器的設計J.科技風，,24:33.附 錄1 JILIANG模塊的VHDL編程LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY JILIANG IS PORT(CLK,CLK1 : IN STD_LOGIC; START : IN STD_LOGIC; DRIVE : IN STD_LOGIC; BREAK : IN STD_LOGIC; B1,B2 : OUT STD_LOGIC; KM2,KM1

33、,KM0: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); MIN1,MIN0 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END JILIANG;ARCHITECTURE BEHAVE OF JILIANG IS SIGNAL R1:INTEGER RANGE 0 TO 9; SIGNAL K:STD_LOGIC_VECTOR (7 DOWNTO 0); SIGNAL K2,K1,K0 :STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL W1:INTEGER RANGE 0 TO 59; SIGNAL M1:STD_LOG

34、IC_VECTOR(3 DOWNTO 0); SIGNAL M0:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN RUN:PROCESS(CLK1,DRIVE,BREAK,K0,K1,K2) BEGIN IF START=1 THEN IF DRIVE=0 THEN K0=0000;K1=0000;K2=0000;R1=0; ELSIF CLK1EVENT AND CLK1=1 THEN IF DRIVE=1AND BREAK=0 THEN IF R1=9 THEN R1=0; IF K0=1001 THEN K0=0000;k1=k1+1; IF K1=1001 THE

35、N K1=0000;k2=k2+1; IF K2=1001 THEN K2=0000; ELSE K2=K2+1; END IF; ELSE K1=K1+1; END IF; ELSE K0=K0+1; END IF; ELSE R1=R1+1;B1=0; END IF; K00000010 THEN IF R19 THEN R1=R1+1;B1=0; ELSE R1=0; B1=1; END IF; END IF; END IF; END IF; ELSE K0=0000;K1=0000;K2=0000; END IF; KM0=K0;KM1=K1;KM2=K2; END PROCESS;P

36、AUSE:PROCESS(CLK,DRIVE,BREAK,M0,M1) BEGINIF START=1 THEN IF DRIVE=0 THEN M0=0000;M1=0000;W1=0; ELSIF CLKEVENT AND CLK=1 THEN IF DRIVE=1 AND BREAK=1THEN IF W1=59 THEN W1=0;B2=1; IF M0=1001THEN M0=0000; M1=M1+1; IF M1=1001THEN M1=0000; ELSE M1=M1+1; END IF; ELSE M0=M0+1; END IF; ELSE W1=W1+1;B2=0; END

37、 IF; END IF; END IF; ELSE M0=0000;M1=0000; END IF; MIN0=M0; MIN1=M1; END PROCESS;END ARCHITECTURE ;2 JIFEI模塊的VHDL編程 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY JIFEI IS PORT(B :IN STD_LOGIC; START:IN STD_LOGIC; DRIVE:IN STD_LOGIC;

38、CH2,CH1,CH0: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); END JIFEI; ARCHITECTURE BEHAVE OF JIFEI IS SIGNAL C2,C1,C0:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(B,DRIVE,C0,C1,C2) BEGIN IF DRIVE=0 THEN C0=0000;C1=0101;C2=0000; ELSIF DRIVE=1 THEN IF BEVENT AND B=1 THEN IF C0=1001 THEN C0=0000; IF C1=1001THEN C1=0000; IF C2=1001THEN C2=0000; ELSE C2=C2+1; END IF; ELSE C1=C1+1;END IF;ELSE C0=C0+1; END IF; END IF;END IF;ELSE C0=0000;C1=0000;C2=0000;END IF;CH0=C0;CH1=C1;CH2=C2; END PROCESS; END;3 SELTIME控制模塊的VHDL編程library iee