1、目錄任務書 . 錯誤!未定義書簽。第一章 系統分析 . 錯誤!未定義書簽。簡介.錯誤!未定義書簽。第二章 設計內容及要求. 錯誤!未定義書簽。設計的目的及主要任務.錯誤!未定義書簽。設計目的.錯誤!未定義書簽。設計內容依據.錯誤!未定義書簽。設計思想.錯誤!未定義書簽。第三章 設計原理與模塊分析. 錯誤!未定義書簽。序列檢測器介紹.錯誤!未定義書簽。序列檢測器設計原理.錯誤!未定義書簽。序列檢測器模塊.錯誤!未定義書簽。分頻器模塊.錯誤!未定義書簽。序列輸入模塊.錯誤!未定義書簽。序列檢測模塊.錯誤!未定義書簽。頂層文件.錯誤!未定義書簽。第四章 電路仿真與分析. 錯誤!未定義書簽。單元模塊的

2、仿真與分析.錯誤!未定義書簽。分頻器模塊的仿真與分析.錯誤!未定義書簽。序列信號輸入模塊的仿真與分析.錯誤!未定義書簽。序列檢測模塊的仿真與分析.錯誤!未定義書簽。頂層電路的仿真與分析.錯誤!未定義書簽。第五章 電路的硬件調試. 錯誤!未定義書簽。參考文獻 . 錯誤!未定義書簽。附錄 . 錯誤!未定義書簽。天津城建大學課程設計任務書系課程設計名稱：設計題目：專業班級EDA技術及應用BM序列及相關檢測器完成期限：自 年 月 日至 年 月 日共 1 周 或1 指導教師（簽字）：批準日期： 簡介Quartus II是Altera公司的綜合性PLD開發軟件，支持原理圖、VHDL、VerilogHDL以

3、及AHDL（Altera Hardware Description 器以及仿真器，可以完成從設計輸入到硬件配置的完整PLD設計流程。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設計流程外，提供了完善的用戶圖形界面設計方式。具有運行速度快，界面統一，功能集中，易學易用等特點。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設計的復雜性、加快了設計速度。對第三方EDA工具的良好支持也使用戶可以在設計流程的各個階段使用熟悉的第三放EDA工具。Maxplus II 作為Al

4、tera的上一代PLD設計軟件，由于其出色的易用性而得到了廣泛的應用。但Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。Altera在Quartus II 中包含了許多設計輔助工具，集成了SOPC和HardCopy設計流程，并且繼承了MaxplusII 友好的圖形界面及簡便的使用方法，所以QuartusII替代該公司早期的MaxplusII軟件。Altera Quartus II 作為一種可編程邏輯的設計環境,由于其強大的設計能力和直觀易用的接口，越來越受到數字系統設計者的歡迎。Altera的Quartus II可編程邏輯軟件屬于第四代PLDInternet的協作設計

5、。改進了軟件的LogicLock模塊設計功能，增添了FastFit編譯選項，推進了網絡編輯性能，而且提升了調試能力。支持MAX7000/MAX3000等乘積項器件。 設計的目的及主要任務 學會在 Quartus環境中運用 VHDL 語言設計方法構建具有一定邏輯功能的模塊，并能運用圖形設計方法完成頂層原理圖的設計。掌握序列信號檢測器的原理和程序的編寫以及在 CPLD 中的實現方法。 在掌握常用數字電路原理和技術的基礎上，根據 EDA 技術及應用課程所學知識，利用硬或CycloneFPGA）進行初步數字系統設計。設計八位線性反饋移位寄存器產生偽隨機序列，串行輸出 9600bit/s 速率偽隨機碼用

6、做測試數據，序列檢測器對該序列進行序列檢測，連接偽隨機序列發生器和序列檢測器構成完整系統，如果檢測到該碼，則輸出 1 指示燈亮，否則輸出 0。要求采用由狀態機或串行滑窗方法檢測器。設計思想本次課程設計在Quartus環境中對序列信號檢測器的各個部分利用VHDL這一硬件描述設計的核心部分就在序列檢測模塊，該模塊利用狀態機來編寫程序。隨后運用 Quartus中的仿真功能對各個模塊進行仿真，從仿真的結果中分析程序的正確性。待所有模塊的功能正確之后，運用原理圖搭建頂層電路并進行整體仿真實現整體的功能，最后再在實驗箱上檢驗設計的正確與否，并輸出標志信號。 序列檢測器介紹序列檢測器就是將一個指定序列從數字

7、碼流中識別出來。序列檢測器在數據通訊，雷達和遙測等領域中用與檢測步識別標志。它是一種用來檢測一組或多組序列信號的電路。序列檢測器可用于檢測一組或多組由二進制碼組成的脈沖序列信號，當序列檢測器連續收到一組串行二進制碼后，如果這組碼與檢測器中預先設置的碼相同，則輸出1，否則輸出0。由于這種檢測的關鍵在于正確碼的收到必須是連續的，這就要求檢測器必須記住前一次的正確碼及任何一位不相等都將回到初始狀態重新開始檢測。序列檢測器設計原理序列信號檢測器是具有能識別任意一串二值信號中某特殊碼組功能的邏輯電路。通過輸入任意一組想要檢測的序列信號，通過狀態轉移這一部分的檢測，來識別這組序列。序列信號檢測電路在序列信

8、號正常工作時，如果檢測到待測碼組，則電路輸出識別信號，本次設計中使用一個發光二極管 LED 燈來表示，燈亮則表示檢測到正確的序列，燈滅表示檢測的序列錯誤。設計序列信號檢測器的關鍵在于獲取正確的狀態轉移圖。為了減少錯誤檢測的概率，凡是序列信號檢測器都應該預置起始狀態。序列檢測器模塊序列信號檢測器一共有三個主模塊，分頻模塊，序列信號輸入模塊，序列檢測模塊。原理框圖如下圖所示。圖1 由于實驗箱上的時鐘信號是 20MHz，對于本實驗頻率過大，需要一個分頻模塊得到我們需要的頻率。分頻模塊的邏輯圖如下。圖2 通過設計一個序列輸入模塊，將所需要檢測的序列輸入檢測模塊進行檢測，本次所需檢測的序列是十位二進制碼

9、，設計十一個輸入端口，一個清零端 rst，十個序列輸入口，在實驗箱上通過十一個撥碼開關控制。其邏輯圖如下圖所示。設計要求序列信號檢測器能夠從收到的一組串行碼流中檢出同步碼組，我們預先設定該碼組為 01，同時輸出檢測結果標志信號，即LED 燈亮。該檢測模塊有三個輸入信號，即時鐘信號輸入端 DIN,一個輸出信號 Q 輸出檢測結果。圖4 輸入信號 DIN 是一組串行二進制碼，輸出信號 Q 是檢測結果標志信號，若檢測到預設碼組則其值為 1，否則為 0。檢測器每收到一個符合要求的串行碼，就需要一個狀態進行記憶，因為要求檢測的同步碼組有 10 位，因此需要 10 初始狀態，根據設計要求，設檢測器的初始狀態

10、為 S0。S0=0;S1=1;S2=11;S3=111;S4=1110;S5=11101;S6=111010;S7=1110101;S8=;S9=0;S10=01。序列檢測器的狀態轉換圖如下圖所示。圖中 S0/0 表示序列狀態機的狀態為 S0，輸出為 0。000011010101100110110S9/0S8/0S7/0S6/0S5/0圖5 從圖中可以看出，當序列檢測器的狀態為S0，如果輸入信號為1，則狀態裝換為S1，否則維持原狀態；當序列檢測器狀態為S1，如果輸入信號為1，則狀態裝換為S2，否則轉換為S0；當序列檢測器的狀態為S2，如果輸入信號為1，則狀態轉換為S3，否則轉換為S0；當序列檢

11、測器的狀態為 S3，如果輸入信號為0，則狀態轉換為S4，否則保持原態S3；當序列檢測器的狀態為 S4，如果輸入信號為1，則狀態轉換為S5，否則轉換為S0；當序列檢測器的狀態為 S5，如果輸入信號為 0，則狀態轉換為 S6，否則轉換為 S2；當序列檢測器的狀態為 S6，如果輸入信號為 1，則狀態轉換為S7，否則轉換為S0；當序列檢測器的狀態為S7，如果輸入信號為 0，則狀態轉換為 S9，否則轉換為S3；當序列檢測器的狀態為S9，如果輸入信號為1，則狀態轉換為 S10，否則轉換為S0；當序列檢測器的狀態為S10，此時輸出信號為1，如果輸入信號為0，則狀態轉換為 S0，否則轉換為 S1。頂層文件將各

12、個模塊完成以后，設置頂層文件，根據系統的原理框圖將各個模塊連接起來。按已經確立的層次化設計思路，在圖形編輯中調入前面的層次化設計方案中所設計的底層的元件得到的頂層電路原理圖如下圖所示。圖6 實驗箱上 20MHz 頻率輸入分成較小的時鐘頻率，如 等。所設計的分頻器的仿真波形如下圖所示。圖7 上圖中 clk 為原本實驗箱上的時鐘輸入，經過分頻器分頻后，輸出 Q 的頻率明顯比原頻 本次課設要求檢測的序列為 01，通過 VHDL 語言設計序列輸入的源程序，設計十個輸入口 p1p10 讓序列輸入，一個輸出口輸出到達的序列信號 q。仿真波形如下圖所示。圖8 p1p10 輸入所要檢測的序列 01 q 輸出此

13、模塊的序列輸入口為 X，當輸入口輸入的序列為所需檢測的序列時，輸出 Y 為邏輯 1，否則為邏輯 0。此模塊的仿真波形如下圖所示。圖9 各個模塊完成之后，按照系統原理框圖來搭建頂層整體電路，編譯成功后進行仿真，整體電路的仿真波形如下圖所示。圖 在仿真部分，分頻器模塊、序列信號輸入模塊、序列檢測模塊均完全正確，頂層文件模塊的仿真出現錯誤，最后應該輸出一個高電平顯示序列信號檢測正確，但 Q 一直為低。經反復檢查無法發現錯誤。進行硬件測試，輸出經 Quartus中的“PROGRAMMER”菜單，調出編程器窗口。一切就緒后，按下編程器窗口中的“START”按鈕，設計的內容就開始下載到 CPLD 芯片中。然后經過調節所設置的撥碼開關，一個控制清零，即序列檢測的開始與停止，接著的十個撥碼開關控制十位的二進制碼，可以任意改變輸入序列，在實驗箱上可觀察到，當輸入序列為所需檢測的序列 01 時，設置的一位 LED 燈亮，改變