1、作者： LHDDSHLPADS 功能使用技巧V0.2一、如何走蛇形線？蛇形線是布線過程中常用的一種走線方式，其主要目的是為了調節延時滿足系統時序設計要求，但是設計者應該有這樣的認識：蛇形線會破壞信號質量，改變傳輸延時，布線時要盡量避免使用，因此一塊PCB 上的蛇形線越多并不意味著越“高級”。實際設計中，為了保證信號有足夠的保持時間，或減小同組信號之間的時間偏移，往往不得不故意進行繞線，例如 DDR* （DDR1/DDR2/DDR3 ）中的 DQS 與 DQ 信號組要求要嚴格等長以降低PCB skew ，這時就要用到蛇形線。（ 1）設置蛇形線的參數。 蛇形線的參數主要有線長、 同組線線長的差值、

2、 平行線段距離 （Gap）及平行線段長度。 Router 中打開項目瀏覽器（ Project Explorer ），展開 Net Objects 樹形列表下的 Net 項，選擇需要等長的網絡（此處是DDR_DQ15.0 以及 DDR_DQS1.0 ），右擊選擇 Copy，如下圖所示。（ 2）點擊 Nets 組上的 Matched Length Nets Groups ，右擊后選擇 Paste將上述網絡粘貼到該項內，如下圖所示。未經作者許可，不得對該文檔進行任何破壞原文完整性的操作！轉載請注明出處作者： LHDDSHL（3）此時在 Matched Length Net Groups 組內出現一個

3、默認名為 MLNetGroup1 的網絡組， 展開就可以看到，拷貝的網絡在這里出現，如下圖所示。（4）點擊 MLNetGroup1網絡組，右擊后選擇Properties，彈出如下圖所示的對話框。未經作者許可，不得對該文檔進行任何破壞原文完整性的操作！轉載請注明出處作者： LHDDSHL其中 Tolerance 即網絡組內最長與最短走線的之間的差值，PADS 默認不對走線長度加以限制，若需要，可勾選 Restrict length 進行相應的設置，此兩者的值可根據經驗或仿真結果進行設置。（5）點擊工具欄上圖標或按熱鍵Ctrl+Enter ，選中 Options 對話框中的Routing 頁表項，

4、其中紅色框中的參數即針對蛇形線，這里我們把平行線段距離（Gap）設置為3，點擊 OK ，即可完成蛇形線的設置。（ 6）在 PCB 中選定一個引腳，按 F3 開始走線， 在需要走蛇形線的地方停頓，右擊后選擇 Add Accordion ，即可開始蛇形走線，如下圖所示。控制方面的細節不再贅述。未經作者許可，不得對該文檔進行任何破壞原文完整性的操作！轉載請注明出處作者： LHDDSHL（7）完成蛇形線后，右擊選擇Complete Accordion 即可進入常規走線模式。（ 8）最后完成的結果如下圖所示。未經作者許可，不得對該文檔進行任何破壞原文完整性的操作！轉載請注明出處作者： LHDDSHL細心

5、的讀者可能發現自己走出來的有 135o 角，而上圖中卻是弧線 ? ，是的！走出來的原本不是弧線，是在 Layout 中通過 Add Miters 處理過的。用 Layout 打開剛才的 PCB，選擇菜單欄 Tool - Options 后出現如下對話框，在 Miters 組合框內選擇Arc ，表示對走線進行圓弧修正，Ratio 可按具體情況設置，此處為 3，此值不宜過小（沒效果）亦不可過大（有些角度修正不到位），Angle 為 135o，表示對 135o 角進行修正，完成后點擊OK 即可。選擇需要修正的網絡，右擊后選擇Add Miters如下圖所示，這樣蛇形線就成圓弧走線了。未經作者許可，不得

6、對該文檔進行任何破壞原文完整性的操作！轉載請注明出處作者： LHDDSHL二、如何走差分線？差分信號在高速電路設計中應用越來越廣泛，如USB 、HDMI 、PCI 、DDR* 等，承載差分信號的差分線主要優勢有： 抗干擾能力強， 能有效抑制 EMI 、時序定位精確等， 對于 PCB 工程師來說，最關注的是如何確保在實際走線中能完全發揮差分線的這些優勢。（1）定義差分對信號：在Router 中，同時選定需要走差分線的網絡（Net ），右擊后選擇Make Differential Net ，如下圖所示。（2）打開項目瀏覽器Project Explorer 窗口，展開 Net Objects 樹形列

7、表下的Differential Pairs項，剛剛定義的差分對DMDP就在這里，選定該差分對后右擊選擇Properties，如下圖所示。（3）在彈出的對話框中，可設置相應的線寬及線距，此處分別設置為8 與 6（ 8:8:6）。未經作者許可，不得對該文檔進行任何破壞原文完整性的操作！轉載請注明出處作者： LHDDSHL點擊 OK ，即完成差分對的定義。線寬及線距影響差分線的阻抗， 其值可由 Polar SI8000 軟件粗略估算一下， 如下圖所示，對于阻抗要求高的可與 PCB 廠家溝通確定。（ 4）選擇其中的一個引腳，按F3 或單擊工具欄上圖標，即可開始差分對布線（與常規布線一致），如下圖所示。

8、未經作者許可，不得對該文檔進行任何破壞原文完整性的操作！轉載請注明出處作者： LHDDSHL（5）在終端處需要分開布線，右擊后選擇彈出菜單中的Route Separately，如下圖所示。（ 6）按如上操作后，按常規走線完成即可，如下圖所示。至此已經完成了差分線的走線， 有些讀者可能會見過一些如 DDR* 的板子， 差分線也走了蛇形線，其實將上述兩個結合起來是很容易做到的，這里就不贅述了。未經作者許可，不得對該文檔進行任何破壞原文完整性的操作！轉載請注明出處作者： LHDDSHL三、如何統一修改元件標號字體？LAYOUT完畢后進行元件標號字體調整時，你是否試圖用Select Document+

9、Select All來選定所有標號？可結果卻并不令人滿意。（ 1）在 Layout 中，選擇菜單欄Edit - Filter， 將對話框按如左下圖設置（即僅勾選Labels ）。（ 2）右擊 -Select All ，即可選定所有的元件標號，再右擊- Properties ，即可出現右上圖對話框，此時可進行需要的設置。 （需要注意的是， Layer 下拉列表不應選擇任何層，否則絲印會放在錯誤的板層上）當然也可以用 Select Document+Select All 的方式，前提是在 Layout 中菜單欄 Setup - Display Colors 中僅選定 Ref.De （縱向欄），如下

10、圖所示，這種方法較費時一點。未經作者許可，不得對該文檔進行任何破壞原文完整性的操作！轉載請注明出處作者： LHDDSHL四、如何做到20H 規則？電源層與地層之間變化的電場在板邊緣會向外輻射電磁干擾（EMI ），稱為邊沿效應。20H 規則可將 70%的電場限制在接地層邊沿內，100H 可達到 98%。（1）在 Layout 中，選擇菜單欄 Setup - Design Rules - Conditional Rules ，在出現的 Conditional Rule Setup 對話框的 Source rule object 中選擇需要約束的 Nets（這里是 DVDD ）， Against r

11、ule object 中選擇 POWER 層（自定義的電源層名稱） ，確定 Clearance 單選框，點擊Create，在左下角的 Existing rule sets 中即出現定義的約束項，如下圖所示。（ 2）選擇該約束項， 點擊 Matrix ，在下圖所示對話框中的 Board 與 Copper 處填入 200（此處假定電源與地層的間隔為 10mil ，讀者可按需要進行配置）未經作者許可，不得對該文檔進行任何破壞原文完整性的操作！轉載請注明出處作者： LHDDSHL（3）點擊 OK ，即可完成規則設置，以上規則約束表示：當 DVDD 在 POWER 層時， Copper與 Board 之間間距為200mil 。同樣可以設置其它的規則，下圖為一PCB 進行 20H 規限后的圖片。讀者也可以嘗試在菜單欄 Setup - Design Rules - Net中進行規則約束，效果大體是一樣的。未經作者許可，不得對該文檔進行任何