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文檔簡介

1、第七章時時鐘和功率率管理概述時鐘和功率率管理模塊塊由三部分分組成:時時鐘控制,UUSB控制制和功率控控制。S3C24410A的的時鐘控制制邏輯能夠夠產生系統統所需要的的時鐘,包包括CPUU的FCLLK,AHHB總線接接口的HCCLK,和和APB總總線接口的的PCLKK。S3CC24100A有兩個個PLL,一一個用于FFCLK,HCLKK,PCLLK,另一一個用于UUSB模塊塊(48MMHZ)。時鐘控制制邏輯能夠夠由軟件控控制不將PPLL連接接到各接口口模塊以降降低處理器器時鐘頻率率,從而降降低功耗。S3C24410A有有各種針對對不同任務務提供的最最佳功率管管理策略,功功率管理模模塊能夠使使系

2、統工作作在如下44種模式:正常模式式,低速模式式,空閑模式式和掉電模式式。正常模式:功率管理理模塊向CCPU和所所有外設提提供時鐘。這種模式式下,當所所有外設都都開啟時,系系統功耗將將達到最大大。用戶可可以通過軟軟件控制各各種外設的的開關。例例如,如果果不需要定定時器,用用戶可以將將定時器時時鐘斷開以以降低功耗耗。低速模式:沒有PLLL的模式式。與正常常模式不同同,低速模模式直接使使用外部時時鐘(XTTIplll或者EXXTCLKK)作為FFCLK,這這種模式下下,功耗僅僅由外部時時鐘決定。空閑模式:功率管理理模塊僅關關掉FCLLK,而繼繼續提供時時鐘給其他他外設。空空閑模式可可以減少由由于C

3、PUU核心產生生的功耗。任何中斷斷請求都可可以將CPPU從中斷斷模式喚醒醒。掉電模式:功率管理理模塊斷開開內部電源源。因此CCPU和除除喚醒邏輯輯單元以外外的外設都都不會產生生功耗。要要執行掉電電模式需要要有兩個獨獨立的電源源,其中一一個給喚醒醒邏輯單元元供電,另另一個給包包括CPUU在內的其其他模塊供供電。在掉掉電模式下下,第二個個電源將被被關掉。掉掉電模式可可以由外部部中斷EIINT115:0或RTCC喚醒。功能描述時鐘結構圖7-1描描述了時鐘鐘架構的方方塊圖。主主時鐘源由由一個外部部晶振或者者外部時鐘鐘產生。時時鐘發生器器包括連接接到一個外外部晶振的的振蕩器和和兩個PLLL(MPPLL和

4、UUPLL)用于產生系統所需的高頻時鐘。時鐘源選擇擇表7-1描描述了模式式控制引腳腳(OM33和OM22)和選擇擇時鐘源之之間的對應應關系。OOM3:2的狀狀態由OMM3和OMM2引腳的的狀態在nnRESEET的上升升沿鎖存得得到。 注意意:1、盡管MMPLL在在系統復位位的時候就就開始產生生,但是只只有有效的的設置號MMPLLCCON寄存存器后才能能用于系統統時鐘。在在此之前,外外部時鐘將將直接作為為系統時鐘鐘。即使不不需要改變變MPLLLCON寄寄存器的初初值,也必必須將同樣樣的值寫入入寄存器。2、當OMM1:00為111時,OMM3:22用于決決定一種測測試模式。鎖相環PLLL位于時鐘信

5、信號發生器器的內部MMPLL用用于將輸出出信號和相相關輸入信信號在相位位和頻率上上同步起來來。它包括括如圖7-2所示的的一些基本本模塊:根根據DC電電壓產生相相應比例關關系頻率的的壓控振蕩蕩器(VCCO),除除數P(對對輸入頻率率Fin進進行P分頻頻),除數數M(對VVCO的輸輸出頻率進進行M分頻頻,分頻后后輸入到相相位頻率探探測器PFFD),除除數S(對對MPLLL輸出頻率率Mplll進行分頻頻),相差差探測器,cchargge puump,lloop filtter。MMPLL的的時鐘輸出出Mplll和輸入時時鐘Finn的關系如如下式所示示:UPLL和和MPLLL是完全一一樣的。下面的部分

6、分描述了MMPLL的的操作,包包括相差探探測器,cchargge puump,VVCO,lloop filtter。相位頻率探探測器PFFD當PFD檢檢測Freef和Fvvco之間間的相差時時產生一個個控制信號號。Freef如圖77-2所示示。Chargge puumpChargge puump 通通過一個外外部過濾器器將PFDD的控制信信號轉換成成一個比例例的電壓關關系來驅動動VCO。Loop FiltterPFD產生生的控制信信號可能在在每一次FFref和和Fvcoo比較的時時候產生很很大的偏差差,為了防防止VCOO過載,一一個低通濾濾波器將過過濾掉控制制信號的高高頻成分。濾波器就就是常用

7、的的一節RCC濾波器。壓控振蕩器器VCOLoop filtter 輸輸出的電壓壓驅動VCCO,導致致它的晶振振頻率根據據平均電壓壓線性地增增加或降低低。當Frref和FFvco的的頻率和相相位都匹配配時,PFFD停止發發送控制信信號給chhargee pummp,然后后VCO頻頻率保持不不變,并且且PLL保保持固定于于系統時鐘鐘。PLL和時時鐘發射器器的通用條條件PLL和時時鐘發生器器通常使用用如下條件件注:1、值值是可變的的。2、FFCLK必必須大于XX-tall或EXTTCLK的的3倍。時鐘控制邏邏輯時鐘控制邏邏輯決定哪哪個時鐘源源被使用,例例如MPLLL或者外外部時鐘。當PLLL被配置到

8、到一個新的的頻率時,時時鐘控制邏邏輯將會停停止FCLLK直到PPLL達到到一個穩定定的輸出。時鐘控制制邏輯在上上電復位和和從掉電模模式喚醒的的情況下也也是有效的的。上電復位(XXTIplll)圖7-4顯顯示了上電電復位時的的時鐘行為為。晶振在在幾毫秒內內開始振蕩蕩。當OSSC時鐘穩穩定后,PPLL根據據默認PLLL設置開開始生效,但但是通常這這個時候是是不穩定的的,因此在在軟件重新新配置PLLLCONN寄存器之之前FCLLK直接使使用Finn而不是MMPLL,即即使用戶不不希望改變變PLLCCON的默默認值,用用戶也應該該執行一邊邊寫PLLLCON操操作。FCLK在在軟件配置置好PLLLCON

9、之之后鎖定一一段時間后后連接到MMpll。正常情況下下改變MPPLL設置置正常模式下下,用戶可可以通過寫寫PMS的的值來改變變FCLKK的頻率,此此時將會自自動插入一一段時間延延遲,在這這段延遲內內FCLKK將停止,其其時序如圖圖7-5。圖7-5USB時鐘鐘控制USB主機機接口和UUSB設備備接口需要要48MHHz的時鐘鐘。在S33C24110中,是是通過UPPLL來產產生這一時時鐘的,UUCLK只只有在UPPLL配置置好后才會會生效。FCLK,HCLKK和PCLLKFCLK用用于ARMM920TT.HCLK用用于AHBB總線。包包括ARMM920TT,存儲控控制器,中中斷控制器器,LCDD控

10、制器,DDMA和UUSB主機機。PCLK用用于APBB總線。包包括外設如如WDT,IIS,I2C,PWM,PWM TIMEER,MMMC,ADDC,UAART,GGPIO,RTC,SPI。S3C24410支持持三者之間間的比率可可選,這個個比率是由由CLKDDIVN寄寄存器的HHDIVNN和PDIIVN決定定的。設置好PMMS的值后后,需要設設置CLKKDIVNN寄存器。CLKDDIVN寄寄存器的值值將在PLLL鎖定時時間之后生生效,在復復位和改變變功率模式式后也是有有效的。注意:1、HCLKK和PCLLK不應該該超過某一一限制2、如果HHDIVNN=1,CCPU總線線模式將通通過一下指指令從

11、快速速模式切換換到異步模模式:MMMU_SeetAsyyncBuusModdemrc pp15,00,r0,c1,cc0,0orr rr0,r00,#R11_nF:OR:RR1_iAAmcr pp15,00,r0,c1,cc0,0如果HDIIVN=11并且CPPU總線模模式是快速速模式,CCPU將以以HCLKK進行運行行,這一特特性可以用用于將CPPU頻率減減半而不影影響HCLLK和PCCLK。功率管理在S3C22410中中,功率功功率模塊通通過軟件控控制系統時時鐘來達到到降低功耗耗的目的。這些策略略牽涉到PPLL,時時鐘控制邏邏輯和喚醒醒信號。圖圖7-7顯顯示了S33C24110的時鐘鐘分配

12、。S3C24410有44種功耗模模式。各種種模式之間間的轉換并并不是完全全自由的,圖圖7-8描描述了各種種模式之間間的轉換關關系。正常模式正常模式下下,所有的的外設和基基本的功能能模塊,包包括功率管管理模塊,CCPU核心心,總線控控制器,存存儲控制器器,中斷控控制器,DDMA和外外部控制器器都可以完完全操作。但是除了了基本的模模塊之外,其其他模塊都都可以通過過關閉其時時鐘的方法法來降低功功耗??臻e模式空閑模式下下,除了總總線控制器器、存儲控控制器、中中斷控制器器、功率管管理模塊以以外的CPPU時鐘都都被停止。EINTT23:0、RRTC中斷斷或者其他他中斷都可可以將CPPU從空閑閑模式下喚喚醒

13、。低速模式低速模式通通過降低FFCLK和和關閉PLLL來實現現降低功耗耗。此時FFCLK是是外部時鐘鐘(XTIppll oor EXXTCLKK)的n分分頻。分頻頻數由CLLKSLOOW寄存器器的SLOOW_VAAL和CLLKDIVVN寄存器器決定。在低速模式式下,PLLL是關閉閉的。當用用戶需要從從低速模式式切換到正正常模式時時,PLLL需要一個個時鐘穩定定時間(PPLL鎖定定時間)。PLL穩穩定時間是是由內部邏邏輯自動插插入的,大大概需要1150uss,在這段段時間內,FFCLK還還是使用低低速模式下下的時鐘。用戶可以在在PLL開開的情況下下通過改變變CLKSSLOW寄寄存器的SSLOW_

14、BIT位位使能低速速模式來改改變頻率。在低速模模式下,FFCLK為為外部時鐘鐘的分頻。如圖7-9.如果在PLLL鎖定時時間之后切切換到正常常模式,FFCLK將將會在低速速模式一失失效就改變變,如圖77-10.如果低速模模式失效和和PLL同同時打開,則則需要等待待PLL鎖鎖定后FCCLK才會會改變,鎖鎖定期間FFLCK停停止。如圖圖7-111.掉電模式功率管理模模塊斷開內內部電源。因此CPPU和除喚喚醒邏輯單單元以外的的外設都不不會產生功功耗。要執執行掉電模模式需要有有兩個獨立立的電源,其其中一個給給喚醒邏輯輯單元供電電,另一個個給包括CCPU在內內的其他模模塊供電。在掉電模模式下,第第二個電源

15、源將被關掉掉。掉電模模式可以由由外部中斷斷EINTT15:0或RTCC中斷。進入掉電模模式的過程程設置GPIIO配置在INTMMSK寄存存器中屏蔽蔽所有中斷斷。配置適當的的喚醒源,包包括RTCC報警。為為了是SRRCPNDD和EINNTPENND位置位位,喚醒源源相關的EEINTMMASK位位不必被屏屏蔽,盡管管一個喚醒醒源被指定定而且EIINTMAASK相關關位被屏蔽蔽,喚醒還還是會發生生,SRCCPND和和EINTTPENDD位也不會會置位。設置USBB為中止模模式。(MMISCCCR133:12=11bb)將一些有用用的值存入入GSTAATUS33,4,這這些寄存器器在掉電模模式下是被被

16、保持的。通過MISSCCR1:0將數據總總線D331:0的上拉電電阻配置成成開。如果果有外部總總線保持器器,如744LVCHH1622245,關關掉上拉電電阻,否則則打開上拉拉電阻。通過清除LLCDCOON1.EENVIDD位停止LLCD。讀取rREEFRESSH和rCCLKCOON寄存器器,并填入入TLB。通過設置RREFREESH222=11b使SDDRAM進進入自動刷刷新模式。等待SDRRAM自動動刷新生效效。通過設置MMISCCCR199:17=1111B使SDDRAM信信號在掉電電模式期間間被保護起起來(SCCLK0,SCLKK1,SCCKE)。置位CLKKCON寄寄存器的掉掉電模式

17、位位。從掉電模式式喚醒的過過程某個喚醒源源生效將產產生一個內內部復位信信號。復位位時間由一一個內部116位計數數器決定,此此計數器的的時鐘是ttRST=(655535/XXTAL_freqquenccy)。查詢GSTTATUSS2位位看從掉電電模式喚醒醒是否產生生了一個PPOWERR-UP。通過將MIISCCRR19:17設設置為0000b,釋釋放SDRRAM信號號保護。配置SDRRAM控制制器。等待SDRRAM自我我刷新完畢畢。大部分分SDRAAM需要rrefreesh ccyclee of all SDRAAM roow。GSTATTUS3,44的信息可可以被用戶戶使用,因因為GSTTAT

18、USS3,4的的值已經在在掉電模式式下被保存存了。對于EINNT3:0,檢檢查SRCCPND寄寄存器;對對于EINNT155:4,檢查EIINTPNND寄存器器;對于RRTC報警警喚醒,檢檢查RTCC時間,因因為在喚醒醒時SRCCPND寄寄存器的RRTC位不不被置位;如果在掉掉電模式期期間有nBBATT-FLT asseertioon,SRRCPNDD寄存器的的相關位被置位。掉電模式的的引腳狀態態VDDi和和VDDiiarm功功率控制掉電模式下下,只有VVDDi和和VDDiiarm被被關閉,這這由PWRREN引腳腳控制。如果PWRREN信號號有效(HH),VDDDi和VVDDiaarm由外外部

19、電壓供供電;如果果PWREEN信號無無效(L),VDDDi和VDDDiarrm關閉。注:除VDDDi, VDDiiarm, VDDDi_MPPLL aand VVDDi_UPLLL外的所有有電源必須須繼續供電電。喚醒信號EEINT15:00只有如下條條件下S33C24110才會被被才掉電模模式喚醒:電平信號或或者邊沿信信號出現在在EINTTn輸入引引腳且被確確認。EINTnn輸入引腳腳被配置成成外部中斷斷。nBATTT-FLTT位為高電電平。一旦喚醒后后,相應的的EINTTn引腳將將不再用于于喚醒,即即此引腳又又可以重新新作為一個個外部中斷斷源使用。進入空閑模模式如果CLKKCON2被置置位,

20、S33C24110將在一一段延時(直到功率率控制模塊塊從CPUU接收到AACK信號號)后進入入空閑模式式。開關PLLLPLL只能能在低速模模式下被關關閉,如果果在其他模模式下被關關閉,MCCU操作將將無法保證證正確。當處理器從從低速模式式切換到其其他模式時時,SLOOW_BIIT必須清清零,以在在PLL穩穩定后切換換到其他模模式。掉電模式下下數據總線線的上拉電電阻在掉電模式式下,數據據總線處于于高阻態。但是由于IIO口的特特性,數據據總線的上上拉電阻必必須被打開開以降低掉掉電模式下下的功耗。上拉電阻阻開關由GGPIO控控制寄存器器MISCCCR控制制。然而如如果有外部部的總線保保持器,如如74LVVCH16622455,則可以以關掉上拉拉電阻以降降低功耗。掉電模式下下輸出口狀狀態在掉電模式式下輸出口口應該處于于一個適當當的電平以以使電流消消耗最小化化。如果輸輸出引腳上上沒有負載載,最好設設置為高電電平。如果果設置為低低電平,內內部寄生電電阻將會消消耗電流,如如果設置為為低電平則則不會消

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