1、第5章 集成電路幅員設計2022/8/23集成電路幅員與PCB幅員區別前者包括布線和器件結構后者只有布線2022/8/232022/8/23Fig. MET5 & MVIA5 patternP-subNWELLPWELLN-PKTP-PKTP-N-N+STIP+PETEOSTiSi2SiNUSGPSGWTi/TiNWWMET1MVIA1MET2MET3MET4MVIA2MVIA3MVIA4IMD2IMD3IMD4IMD1SiNPSGMET5PadM5 SputterMET5 Align UV-CURINGMET5 etchHDP-SRO DepositionPE-TEOS deposition

2、2022/8/23 電路 集成電路幅員設計掩膜版制造光刻等制造工藝封裝與測試2022/8/23光 刻 涂光刻膠 曝光 顯影與后烘 腐蝕 腐蝕 2022/8/232022/8/232022/8/232022/8/232022/8/232022/8/232022/8/232022/8/232022/8/235.1 引言幅員(Layout)是集成電路從設計走向制造的橋梁，它包含了集成電路尺寸、各層拓撲定義等器件相關的物理信息數據。設計規那么是如何向電路設計及幅員設計工程師精確說明工藝線的加工能力，就是設計規那么描述的內容。包括幾何設計規那么、電學設計規那么、布線規那么。設計規那么是各集成電路制造廠家

3、根據本身的工藝特點和技術水平而制定的。因此不同的工藝，就有不同的設計規那么。掩膜上的圖形決定著芯片上器件或連接物理層的尺寸。因此幅員上的幾何圖形尺寸與芯片上物理層的尺寸直接相關。2022/8/235.2 幅員幾何設計規那么 幅員設計規那么：是指為了保證電路的功能和一定的成品率而提出的一組最小尺寸，如最小線寬、最小可開孔、線條之間的最小間距、最小套刻間距等。設計規那么反映了性能和成品率之間可能的最好的折衷。規那么越保守，能工作的電路就越多(即成品率越高)；然而，規那么越富有進取性，那么電路性能改進的可能性也越大，這種改進可能是以犧牲成品率為代價的。描述幾何設計規那么的方法：微米規那么和規那么。2

4、022/8/23把設計過程抽象成假設干易于處理的概念性幅員層次，這些層次代表線路轉換成硅芯片時所必需的掩模圖形。層次與層次標記層次表示 含義 標示圖 Nwell N阱層 Active N+或P+有源區層 Poly 多晶硅層 Contact 接觸孔層 Metal 金屬層 Pad 焊盤鈍化層 2022/8/232022/8/23N阱設計規那么編號描 述尺寸(m )目的與作用1.1N阱最小寬度10.0保證光刻精度和器件尺寸1.2N阱最小間距10.0防止不同電位阱間干擾1.3N阱內N阱覆蓋P+2.0保證N阱四周的場注N區環的尺寸1.4N阱到N阱外N+距離8.0減少閂鎖效應2022/8/23P+、N+有

5、源區設計規那么編 號描 述尺寸目的與作用2.1P+、N+有源區寬度3.5保證器件尺寸，減少窄溝道效應2.2P+、N+有源區間距3.5減少寄生效應2022/8/23Poly層的設計規那么編號描 述尺 寸 目的與作用3.1多晶硅最小寬度3.0保證多晶硅線的必要電導3.2多晶硅間距2.0防止多晶硅聯條3.3與有源區最小外間距1.0保證溝道區尺寸3.4多晶硅伸出有源區1.5保證柵長及源、漏區的截斷3.5與有源區最小內間距3.0保證電流在整個柵寬范圍內均勻流動2022/8/23Contact層的設計規那么編 號描 述尺 寸目的與作用4.1接觸孔大小2.0 x2.0保證與鋁布線的良好接觸4.2接觸孔間距2

6、.0保證良好接觸4.3多晶硅覆蓋孔1.0防止漏電和短路4.4有源區覆蓋孔1.5防止PN結漏電和短路4.5有源區孔到柵距離1.5防止源、漏區與柵短路4.6多晶硅孔到有源區距離1.5防止源、漏區與柵短路4.7金屬覆蓋孔1.0保證接觸，防止斷條2022/8/23Metal層的設計規那么編 號描 述尺 寸目的與作用5.1金屬寬度2.5保證鋁線的良好電導5.2金屬間距2.0防止鋁條短路2022/8/23Pad層的設計規那么編 號描 述尺 寸目的與作用6.1最小焊盤大小90封裝、邦定需要6.2最小焊盤邊間距80防止信號之間串擾6.3最小金屬覆蓋焊盤6.0保證良好接觸6.4焊盤外到有源區最小距離25.0提高

7、可靠性需要2022/8/23問題討論阱的間距和間距的規那么MOS管的規那么接觸 金屬與有源區 金屬與多晶硅 VDD和VSS襯底接觸2022/8/235.3 電學設計規那么 電學設計規那么給出的是由具體的工藝參數抽象出的電學參數，是電路與系統設計模擬的依據。不同的工藝線和工藝流程，電學參數有所不同。描述內容：晶體管模型參數、各層薄層電阻、層與層間的電容等。幾何設計規那么是圖形編輯的依據，電學設計規那么是分析計算的依據。2022/8/235.4 布線規那么電源線和地線應盡可能用金屬線走線；多采用梳狀結構，防止交叉。禁止在一條金屬走線的長信號線下平行走過另一條用多晶硅或擴散區走線的長信號線。壓焊點離

8、芯片內部圖形的距離不應少于20m。布線層選擇，盡可能降低寄生效應。2022/8/23根本門電路幅員閱讀層次圖例邏輯圖電路圖幅員2022/8/232022/8/232022/8/232022/8/232022/8/232022/8/232022/8/232022/8/232022/8/232022/8/232022/8/232022/8/235.5 幅員設計及驗證 幅員的構成 幅員由多種根本的幾何圖形所構成。常見的幾何圖形有：矩形rectangle、多邊形polygon、等寬線(path和wire)、圓circle、弧arc等。 幅員布局布線 布局就是將組成集成電路的各局部合理地布置在芯片上。布

9、局是有層次的：器件級、根本單元級以及功能塊級布線就是按電路圖給出的連接關系，在幅員上布置元器件之間、各局部之間的連接。 單元和單元庫的建立IC幅員設計：根本元器件幅員設計、布局和布線及驗證5. 幅員設計2022/8/23單元和單元庫的建立 在幅員設計階段，無論是全定制還是半定制幅員設計一定都會用到單元或單元庫。 所謂全定制設計方法就是利用人機交互圖形系統，由幅員設計人員從每個半導體器件的圖形、尺寸開始設計，直至整個幅員的布局布線。而在標準單元設計方法中，根本的電路單元(如非門、與非門、或非門、全加器、D觸發器)的幅員是預先設計好的，放在CAD工具的幅員庫中。這局部幅員不必由設計者自行設計，所以

10、叫半定制。所以在半定制設計中常用到標準單元法，標準單元是一種圖形高度相等，但寬度可按設計需要自由給定的結構。在規定高度、可變寬度范圍內，設計者可設計多種尺寸、多種功能的元器件。2022/8/23單元和單元庫的建立單元庫里四種符號：符號symbol view抽象圖abstract view線路圖schematic view幅員layout view2022/8/23單元和單元庫的建立工藝文件Technology File：各層的顏色、線型、顯示等單層和雙層性質視圖 view及其性質物理設計規那么2022/8/235.5.2 幅員設計中提高可靠性的措施 考慮電性能和熱性能一、提高金屬化層布線的可靠

11、性 1大量的失效分析說明，因金屬化層目前一般是A1層通過針孔和襯底短路，且A1膜布線開路造成的失效不可無視，所以必須在設計布線時采取預防措施。例如盡量減少A1條覆蓋面積，采用最短A1條，并盡量將A1條布在厚氧化層厚氧化層寄生電容也小上以減少針孔短路的可能。2022/8/232 防止A1條開路的主要方法是盡少通過氧化層臺階。如果必須跨過臺階，那么采取減少臺階高度和坡度的方法。例如對于厚氧化層上的引線孔做尺寸大小不同的兩次光刻先刻大孔，再刻小孔，以減小臺階坡度，如下圖。2022/8/233 為防止A1條電流密度過大造成的電遷移失效，要求設計時通過A1條的電流密度J2105A/cm2即2mA/m2，

12、A1條要有一定的寬度和厚度。4 對多層金屬布線，幅員設計中布線層數及層與層之間通道應盡可能少。2022/8/23二、 幅員設計應考慮熱分布問題 盡量降低芯片溫度以降低失效率 在整個芯片上發熱元件的布局分布要均勻，不使熱量過分集中在一角。在元件的布局上，還應將容易受溫度影響的元件遠離發熱元件布置。在必須匹配的電路中，可把對應的元件并排配置或軸對稱配置，以防止光刻錯位和擴散不勻。要注意電源線和地線的位置，這些布線不能太長。 2022/8/23三、加強工藝監控 專門設計一組微電子測試圖形監控工藝參數。 四、其他措施 1、元件尺寸的選擇要適當 2、保證電路參數的要求 3、CMOS電路抗閂鎖措施2022

13、/8/23命令文件格式：Dracula、Diva等驗證工作：DRC Design Rule CheckerNE Net List ExtractorERC Electrical Rule CheckerSLOGNET CDL/SPICE File Translator LVS Layout versus Schematic5.5.3 幅員驗證2022/8/23驗證流程Cdl/spice網表slognet邏輯網表lvs版圖數據命令文件ldc版圖網表NGRLvs報錯文件ldx LEdrc，erc報錯文件圖形結果5.5.3 幅員驗證 2022/8/23Command FileThree Blocks

14、 : Description Block Input Layer Block Operation Block2022/8/23Description Block*DESCRIPTIONPRIMARY =TOP123 SYSTEM =GDS2SCALE =.001MICRESOLUTION=.25MIC*END2022/8/23Input Layer Block*INPUT-LAYER NPLUS = 1 PPLUS= 2 METAL= 3 POLY= 4 CONTACT= 6 TEXT= 10 ATACHMETAL SUBSTRATE= BULK 63 CONNECT-LAYER= NSD P

15、SD POLY METAL*END2022/8/23LOGICAL OPERATIONOR Command OR layer1layer2 layer3 outputcnamelnumAND Command AND layer1layer2 layer3 outputcnamelnumNOT Command NOT layer1layer2 layer3 outputcnamelnumXOR Command XOR layer1layer2 layer3 outputcnamelnum2022/8/23幾何設計規那么的驗證DRC DRC驗證命令格式：出錯條件出錯輸出 出錯條件：EXT lay1

16、 LT n ENC lay1 lay2 LT n INT lay1 lay2 LT n WIDTH lay1 LT n 出錯輸出語句，可以在其中列出出錯單元的名稱(Cell Name)及層次(layName)，并寫成：OUTPUT CellName layName。2022/8/23例: 1EXTT POLYCON DIFF LT 0.7 OUTPUT E105 44 這一句意味著當多晶硅與擴散區包含時，在沿寬度方向的邊緣內外間距小于m時出錯，其中T更強調了在間距等于0時也出錯。“出錯輸出在指定44層上給出單元E105一個錯誤標志。 2WIDTH CON LT 0.6 OUTPUT E53A

17、44 這一句意味著接觸孔寬度m小于出錯，“出錯輸出在指定44層上給出單元E53A一個錯誤標志。 2022/8/23幅員的電學驗證ERC 電學錯誤，如電源、地、某些輸入或輸出端的連接錯誤。這就需要用ERC檢驗步驟來加以防范。 為了進行ERC的驗證，首先應在幅員中將各有關電學節點做出定義。如將電源、接地點、輸入端、輸出端分別給出“節點名。 2022/8/23ERC檢查的主要錯誤有如下幾種： 節點開路； 短路；接觸孔浮孔； 特定區域未接觸； 不合理的元器件節點數或扇出數。 2022/8/23幅員參數提取LPE 對已設計的幅員提取各種器件、它們的連接關系以及各種寄生電容和電阻，這實質上是自動地建立一種模型。提取各參數后，可以進行如下工作：(1)作為電特性檢驗的根底，利用這些參數將幅員復原成電路圖，并與原始電路圖比較，以便更嚴格地查找錯誤。(2)將提取出的器件及連接關系和寄生參量等作為電路模擬的輸入數據，再次進行電路模擬，以估計寄生參量對電路