1、數集復習筆記By瀟然2018.6.29名詞解釋專項摩爾定律：一個芯片上的晶體管數目大約每十八個月增長一倍。傳播延時：一個門的傳播延時t定義了它對輸入端信號變化的響應有多快。它表示一個信P號通過一個門時所經歷的延時，定義為輸入和輸出波形的50%翻轉點之間的時間。由于一個門對上升和下降輸入波形的響應時間不同，所以需定義兩個傳播延時。t定義為這個門的輸出由低至高翻轉的響應時間，而t則為輸出由高至低翻轉pLHpHL的響應時間。傳播延時t定義為這兩個時間的平均值：t=(t+t)/2。pppLHpHL設計規則：設計規則是指導版圖掩膜設計的對幾何尺寸的一組規定。它們包括圖形允許的最小寬度以及在同一層和不同層

2、上圖形之間最小間距的限制與要求。定義設計規則的目的是為了能夠很容易地把一個電路概念轉換成硅上的幾何圖形。設計規則的作用就是電路設計者和工藝工程師之間的接口，或者說是他們之間的協議。速度飽和效應：對于長溝MOS管，載流子滿足公式：u=-yg(x)。公式表明載流子的速度正比于電場，且這一關系與電場強度值的大小無關。換言之，載流子的遷移率是一個常數。然而在(水平方向)電場強度很高的情況下，載流子不再符合這一線性模型。當沿溝道的電場達到某一臨界值E時，載流子的速度C將由于散射效應(即載流子間的碰撞)而趨于飽和。時鐘抖動：在芯片的某一個給定點上時鐘周期發生暫時的變化，即時鐘周期在每個不同的周期上可以縮短

3、或加長。邏輯綜合：邏輯綜合的任務是產生一個邏輯級模型的結構描述。這一模型可以用許多不同的方式來說明，如狀態轉移圖、狀態圖、電路圖、布爾表達式、真值表或HDL描述。噪聲容限：為了使一個門的穩定性較好并且對噪聲干擾不敏感，應當使“0”和“1”的區間越大越好。一個門對噪聲的靈敏度是由低電平噪聲容限nml和高電平噪聲容限nmhLH來度量的，它們分別量化了合法的“0”和“1”的范圍，并確定了噪聲的最大固定閾值：NM=V-VLILOLNM=V-VHOHIH溝道長度調制：在理想情況下，處于飽和區的晶體管的漏端與源端的電流是恒定的，并且獨立于在這兩個端口上外加的電壓。但事實上導電溝道的有效長度由所加的VDS調

4、制：增加VDS將使漏結的耗盡區加大，從而縮短了有效溝道的長度。集膚效應：高頻電流傾向于主要在導體的表面流動，其電流密度隨進入導體的深度而呈指數下降。開關閾值：電壓傳輸特性（VTC）曲線與直線Vout=Vin的交點有比邏輯：有比邏輯試圖減少實現一個給定邏輯功能所需要的晶體管數目，但它經常以降低穩定性和付出額外功耗為代價。在互補CMOS中，PUN（PullUpNetwork）的目的是當PDN關斷在VDD和輸出之間提供一條有條件的通路。在有比邏輯中，整個PUN被一個無條件的負載器件所替代，它上拉輸出以得到一個高電平輸出。這樣的門不是采用有源的下拉和上拉網絡的組合，而是由一個實現邏輯功能的NMOS下拉

5、網絡和一個簡單的負責器件組成。時鐘偏差：我們一直假設兩相時鐘CLK和CLK完全相反，或產生反相時鐘信號的反相器的延時為0。但事實上，由于布置兩個時鐘信號的導線會有差別，或者負載電容可以因存儲在所連接的鎖存器中的數據不同而變化。這一影響稱為時鐘偏差。流水線：流水線是一項提高資源利用率的技術，它增加了電路的數據處理量。我們在邏輯塊之間插入寄存器，這使得一組輸入數據的計算分布在幾個時鐘周期中。這一計算過程以一種裝配線的形式進行，因此得名流水線。電壓傳輸特性（VTC）：個邏輯門輸出電壓和輸入電壓之間的關系。信號擺幅（V）：最高輸出電平voh與最低輸出電平V“之差。swOHOL扇出：連接到驅動門輸出端的

6、負載門的數目。扇入：一個門輸入的數目。MOS晶體管的閾值電壓：MOS晶體管發生強反型時Vgs的值GS體效應：MOS晶體管的源極和襯底的電壓不相等亞閾值：對于NMOS晶體管，當Vgs低于閾值電壓時，MOS晶體管已部分導通，這一現象稱為GS亞閾值。閂鎖效應：在MOSH藝內，同時存在的阱和襯底會形成寄生的n-p-n-p結構，這些類似閘流管的器件一旦激發即會導致vdd和vss線短路，這通常會破壞芯片。組合邏輯電路：在任何時刻電路輸出與其當前輸入信號間的關系服從某個布爾表達式，而不存在任何從輸出返回到輸入的連接。時序邏輯電路：電路的輸出不僅與當前的輸入數據有關，而且也與輸入信號以前的值有關。電氣努力：一

7、個門的外部負載與輸入電容之間的比。邏輯努力：對于給定的負載，一個門的輸入電容和與它具有相同輸出電流的反相器的輸入電容的比值建立時間：在時鐘翻轉之前數據輸入必須有效的時間。保持時間：在時鐘邊沿之后數據輸入必須仍然有效的時間。寄存器：邊沿觸發的存儲元件。鎖存器：電平敏感的器件。觸發器：由交叉耦合的門構成的任何雙穩態元件。二極管MOS晶體管1.優點：開關性能良好寄生效應小集成度高制造工藝簡單寄生效應小集成度高2.手工分析標準模型手工分析時注意，一般都默認為器件為短溝道，故在飽和區時Vmin通常取VDS。3.開關模型DSAT613.27通過一個晶悴管使一個電容放電電路歡a和八皿處b。晶怵管的瞬態電阻等

8、于W/d）,它可以從寫F軸的夾角書出等效電阻（過渡期間器件電阻的平均值）XH/C/D5JI6關于等效電阻的性質JD5.1rLDDf54電流正比于W/L,電阻反比于vwl；VddVt+VdSat/2時，電阻與電源電壓無關*電源電壓接近Vt，電阻急劇增加4.MOS晶體管電容模型GSOGOO=gm二c嚴ip,xd為長度交疊部分，Co取決于工藝溝道電容Leff為有效柵長。在截止區時C獨占溝道電容，VV后器件進入線性電阻區，此GBGST時反型層的產生使C降為零，溝道電容由柵源與柵漏端平分；V足夠大后，器件進入飽和GBDS區，源端產生三分之二總溝道電容，而漏區認為溝道電容為零。（b）申阻區囹刪至溝迺的電容

9、以尺工柞區罐對它在器件耳他三牛端口分布的影響OperationRegionJGrrcutoff00Iriode0J叫4Satiufltioii0（Zg工叫0擴散電容（結電容）WL圖源區pr結詳圖底板pn結側壁pn結G,=丐母（礦+2XL,溝通阻昌注入S如+5-JX月畑“如xrERlMETER總結：一般來說擴散電容的影響至多與柵電容相等，并常常更小些。所以柵電容起主導地位。5.寄生電阻計口接觸電阻Rc源漏串聯電阻區星鍛3）串朕電険損竺（t）串胰電Fg*n串聯的話區利禰區電阻秀晶璉柢A/Vr門導線模型RC集總模型互連模型:RC集總模型Driver分布電容（用單位長度電容表示）%丄丄丄丄丄丄HHHH

10、HH喚2.Elmore延時RC鏈Elmore延時RC鏈1-TI-.節點丄v處的延時（總延時）0=3屁f=1jfcI心Irv-Ci?i+?21+-+C/（fti+2+-4J）節點，處的延時（總延時）m=CiRiY屈嚴R+亠Cjbi+&+&）+（Gh+C“）庇+r2+R215.0對邏輯門的基本要求“再生”特性：邏輯門的“再生”特性能使被干擾的信號能恢復到名義的邏輯電平5.2靜態CMOS反相器概述CMOS電路的特點噪聲容限大邏輯電平與器件的相對尺寸無關（無比邏輯）穩態時，輸出具有有限電阻輸入電阻極高靜態功耗小5.3CMOS靜態特性開關閾值-.80.8注意VM與Wp與Wn的比值成正比，但其實變化并不敏

11、感，V=0.5V時Wp/Wn=3.5MDD影響傳輸特性的因素VDD產生的增益）降低a?善了理益（b）對非常低的理隊電壓橫箱特性變差降低VDD產生的影響：減少了能耗，但使門的延時增大一旦電源電壓與本征電壓（閾值電壓）變得可比擬，de特性就會對于器件參數（如晶體管閾值）的變化越來越敏感e.減小了信號擺幅，雖然幫助減少系統內部噪聲，但對外部噪聲源更敏感工藝偏差inw的Mostr是指!溝道較短、較寬柵氣較薄、器件聞值較低好”PMOS咗”NMOS好NMOS1+leak減小功耗的方法首要選擇：減小電壓減小開關電流減小物理電容6.2靜態CMOS設計特點：在每一時間（除切換期間），每個門的輸出總是通過低阻路徑

12、連至VDD或VSS靜態時，門的輸出值總是由電路所實現的布爾函數決定（忽略開關周期內的瞬態效應）1.互補CMOS互補CMOS特點無比邏輯電源到地全擺幅，噪聲容限大、魯棒性好輸入阻抗極高，輸出阻抗低無靜態功耗傳播延時與負載電容以及晶體管的電阻有關、與扇入扇出有關開關延時模型a.晶體管尺寸RR2RR工5422StGnt2卞3DT6OUTC)A2B22C86A但CHS6注意串聯尺寸加倍、并聯尺寸不變的原則b.傳播延時和扇入/扇出的關系CTBTBCT與廟入的關系；平方關系因為電阻和電容同時增加u與扇出的關系：線性關系畠出值每增加仁相出于在負按上增加兩個肘體管（一個FMQS個NMOS）的柵電容.與扇入及扇

13、出的關系;tp=3/+azFP+a3FO傳播延時在最壞悄況下與扇入數的平力成正比*因此延時迅譙加大.利用Elmore延時模型計算得.*搖近輸出端處的電容影響較大高速復雜門（降低延時的方法）加大晶體管尺寸b.逐級加大晶體管尺（越靠近輸出端尺寸越小，使越靠近電極端的電阻R）嗡出端A休管尺U遂次加Xc.優化晶體管次序（關鍵路徑上的晶體管靠近門的輸出端）d.重組邏輯結構（降低每一級輸入數，減弱輸入與延時的平方關系）F=ABCDEFGHe.加入緩沖器減少電壓擺幅（降低延時、功耗，但使下一級驅動電平減小，需要用靈敏放大器恢復）采用不對稱邏輯門輸入由L至H過腹時易吏輸出翻轉締入由H至L過渡時易丁使輸山翻轉應

14、用在：只有一十方向的過渡足亟嬉的時嫌*特別足動態電路中.設計輸入端完全對稱的邏輯門（減少不同輸入端驅動時延時的差別）邏輯鏈的速度優化反相器延時：切二切Jl+|般邏輯門的延時：=rpjpf+邑空一般邏輯門歸一至So的延時：（假設r-i+本征延時努力延時邏輯努力電氣努力=CoutlCind為歸一化延時，p為歸一化本征延時，g為邏輯努力，f為等效扇出（電氣努力）,h也被稱為門努力邏輯努力定義：對于給定的負載，一個門的輸入電容和與它具有相同輸出電流的反相器的輸入電容的比值注：p、g與門的類型有關，與門的尺寸無關UnitInverterY=AAOI21AOI22YAYA*B+CABCY=A*B+C*DY

15、ABcD護bH4悩cTlDI2AcABComplexAOIr=*(B+C)+)*EDEABcBcDEDgA=3/3gA=6/39a=6/3gA=5/3p-3/3恥=6/3=e/3gH=8/3gc=5/39c=e/3gc=a/3p=7/3亦二陰弘詢p=12/3gE=8/3p=16/3如上圖，g的求法為對應輸入的總柵電容數/3,p的求法為輸出端看進去的所有柵了_Con-pciih十C-pathCOH-parh電容數/3分支影響in分支努力：b-C曲一poM中Cqf-曲川廣von-path分支努力b=l，無分支時b=l多級電路Dehy=X（Pi+grfi）_lonpath+qff-patii思考$F

16、*?第（級的努力匕h產g路徑的邏輯努力；G=陽2路徑分支努力：B=bg“路徑的電氣努力十F=Cou/Cin路徑努力半H=Hh產GFB路徑延時：D匸Xdl=Eh；+Lpy二計算路徑的努力：H=GBF求最優級數N-log4H二計算一級的努力h=二畫出具有這級數(N)的路徑的草圖從任意一邊開始，求出各級的尺寸；気=Coufg/h利用邏輯努力確定速度最優時尺寸的步驟步驟就這次考綱而言不需要記，但以后可能會需要，詳見P1862.有比邏輯有效負載(4)不對稱的上升和下降時間7TRfMUhp共N個晶體管*壩載(2)輸小疏電平Von-mi+VddKpd執出低電平2E上升時町tpLH50.69RlCl下W吋臥t

17、pHL=069RDNCLC5)有靜態功耗ir驅動推導過程必考)偽NMOS假設Vol相對于驅動電壓CVdd-Vt)很小,而與V邛在數值上相等，丁是Mol可以近似為:G5Dkp+VTp)VDSATppWp2皿氟乞心迥基本特點：ii個輸入端的偽nMOS電路有n+1個管子；%的比例影響傳輸特性的形狀及反相器屐二的值：當號動管導通時，總有恒定的D（?電流（靜態功耗）：當騾動管和負載管均不導通吋.輸出電壓取決于管子的次開啟特性（亞閾值電流）；噪聲容限疋Ml比Me差很多：6應用場合：希望扇入扇出數少，晶休管數呂少，對低功耗要求不高的場合；比較適合于以NOR為基礎的結構改進方法：a.采用可變負載采用差分串聯電

18、壓開關邏輯（DCVSL）H;li；iSiJ；iijiliiijiSJiJI.Q-3.=.;:;二二二L眇靈越-IT-a:/.n-UAVnHA,1-:!/s-rr-0、-3.傳輸管邏輯in2Il11訓nsBIn_L1.5MnrV0.25MTYiI*(X5rrW,皿0.5im0.25pm2.SV斶借電壓損先引起F咬邀轎門的靜応功耗NMOS管Mn的闔值由干休效應而變崗基本特點：由NMOS晶體管構成，且成對出現輸入信號加在NMOS的柵端(G),以及源端(S)或者漏端(D)無靜態功耗(穩態時，VDD到GND不存在導電通路)器件數目下降，從而降低了寄生電容缺點：存在閾值電壓損失差分傳輸管邏輯優點：a結構簡

19、單b具有模塊化的特點穩定有效的傳輸管設計a.電平恢復器采用零閾值輸出管傳輸門CABABC1作用：s為1時A傳入，S為0時B傳入Ex2.傳輸門XORB為1時F為A的非，B為0時左邊傳遞弱A，右邊傳遞強A41.動態邏輯基本原理6.3動態CMOS設計Twophaseoperation預充電Precharge(Clk=0)求值Evaluate(Clk=1)動態邏輯特點：無比邏輯全擺幅輸出開關速度快（輸入電容小，與偽NMOS相同）無靜態功耗，但總功耗高于靜態CMOS上拉改善，下拉速度變慢邏輯功能僅由PDN實現，晶體管數目N+2（面積小需要預充電、求值時鐘對漏電敏感，需要保持電路動態門設計問題電荷泄漏（主

20、要漏電流是亞閾值電流）cikMOut匚AClk漏電流的來源（亞閾值，二扱管）求值期間廠舷電期間電荷分享動態電路中的電荷分辜動態NAND靜態NAND時鐘饋通（時鐘輸入與動態輸出結點之間電容耦合）電容耦合（動態門驅動靜態門，且輸出位于高阻結點態）入到襯底;2+閂鎖奴應口4.多米諾邏輯ClkOut1InPDNPDNln5InM0T-0ln2Out2ClkTClkT組成：動態邏輯+反相器多米諾邏輯可以串聯，數目取決于：在求值的時鐘階段，相串聯的各級動態邏輯所能傳播的最大級數特征：u邏輯求值的傳播如同多米諾骨牌的傾倒U只能實現非反相的邏輯（所有的多米諾門均為非反相邏輯門）多米諾門為無比邏輯，但電平恢復電

21、踣為有比邏輯動態節點必須在預充電期間完成預充電（這限制了PMOS的最小尺寸求值期間，輸入必須穩定（對nfogic貝能有一個上升的過渡）速度非常快：在備米諾門中，動態門后面的靜態反相器可以設計成不對稱：丙為在求值階段，反相器的輸入端只有10的過渡輸入電羿減小：因而logicaleffort較小加大多米諾門中反相器的PMOS可使反相器的Wvi上移可根期扇岀（F自口-out）情況優化設計多米諾門中的反相器增加電平恢復電路可以減少漏電和電荷分辛問題7.0時序邏輯電路概述存儲機理：基于正反饋（靜態）、基于負反饋（動態）動態靜態倍號町以“無限保持耍求定期劇新要求從存儲電荷的電容中讀出數擁時不會I漩所祁儲的

22、電荷、因此翌求通過盛輸入附抗器件（例如態反相離）來讀出數劇Latch（鎖存器）Latch以正電平透明Afll）省時斡是ift電平時j當討鐘足低電平時鎖屐據Register（収上升沿社發為例奇右：帚一般為功沿觸紋,通赫由Latch構戚*出時鐘上升時打人數捋*英余時間保恃魏據“Flip-flop任何由交義耦合的門形成的或橡電冏,包按耶、不區（套瞎振法）電瓠（注意概念背誦）_r11Q_1/Register（寄存器）/Flip亠flop（觸發器）7.1鎖存器止電平靈敬鎖存器PositiveLatch負電平靈敏鎖存器NegativeLtchInDO一OutdtcLK炳xwcg欷xxqOutOut3tQi

23、）iefollowsfr）Clk=1時Clk=Q時輸出保持宦笹出跟爼輯人（維持）（透明用7WXXX3郴ocOutOutsiblto!lowsInClk=0時Clk=1時輸出僱持穩世魅出糾隨輸人（雉持】（透明）時間定義窗存甜?h；z（昨XrX）1數峯倉災f同時：cdrrg+cdlogic鼻hcrld訕：污染延時（ontaniinationdelay=最小延時minitmimdelay時I可i,“;在時斡信號阿上詢滔劉來電前，敕據輸人維甘穗定的吋間時間gw：虛時聲傳弓怖世旳謂刮來更庖”軾塀輸入螺特墜老的對冋1?親暗入槨芳率淆尺皿和1聞0制歎求.擾刃能菲致鞍憾彳獄齡倫X浄建遲時I可1“在皿和皿id榔

24、滿足更泵的前捉F.愉人端的就需在彘壞措此下的特弭缺時1丹（相對!時轉倍號J之涇裱紋斜到輸出藕研究不同時刻、一個信號所必須滿足的條件：最短時鐘周期QQQTTl筍入數抿nfFl猗Hl款皓強組合進敏乎達XiftrJJ-Q沖汕伽町|因業要求：f旳_O十5“血&啟刃十匚切W丁Itp.tsnnb研究不同時刻(11.(1)時序參數對同步系統的影響(1)同步系統允許的最高時鐘頻率允許的最短時鐘周期二D2.多路開關型鎖存器的管級實現CMOS傳輸門開關研究同一時刻、不同信號所必須滿足的條件：防追尾繪丸尅攜Z)D卷卅鶴牖11)FF1輸出數音(OFF1翔訊羔琳1)經爼合C：古檎定ftClliiEr2揃點炸/破壞了本應

25、保持的數據I數損(2)應保持穩傘一(2)必須避免信號競爭LOGIC輸由制$tlJtilJ樹Aft*研究同対刻(tl)匚小污染延時(confiimiiiiitiondoliy)二最小延時fmininiitmdelay)因此要求：切啤+心町角11tfhiCMOS傳輸管開關僅NMOS憲現CLKCLK不車疊時鐘(Nun-overlappingulouks1）僅NMOS實現*電路簡單，減少了時鐘負載（2）冇閾值電壓損失（影響噪聲容限和性能，可能引起靜態功耗7.2寄存器基于主從結構的邊沿觸發寄存器CLK負Latchit；Latch建立時間：t=3t+t（CLK低電平時D必須通過II、Tl、13、12）su

26、pd_invpd_tx維持時間：t=0（高電平到來后T1關斷，輸入上的任何變化無法影響輸出）hold傳播延時：t=t+t（CLK高電平到來前，D已傳至I4,故高電平到來后數據通過c-qpd_txpd_invT3、I6）注意掌握分析方法，必考！）減小時鐘負載的靜態主從寄存器是以犧牲穩定性為代價的CLK丄CLKCLKJLCLK存在缺點土（1）設計復雜性増加：尺寸設計裁尿證能強制寫入反相導通：當T:導通吋，第二個觸發雅有可能通過傳輸門12的耦合而影響第一個鯨笈器存儲的數據.建立時間：t=td,（CLK低電平時D只需要通過T1，【2疋反向廣導新數據無法競爭）supd_tx個小尺寸反相器，舊數據與維持時

27、間：t=0（高電平到來后T1關斷，輸入上的任何變化無法影響輸出）hold傳播延時：t=t+2tc-qpd_txpd_inv傳輸管主從下降沿觸發器CLK丄DIACLK丄JLTCLK1LTCLKA、B點存在閾值電壓損失建立時間：t=t+2t(CLK高電平時D必須到達B)supd_txpd_inv維持時間：t=0hold傳播延時：t=t+tc-qpd_txpd_inv7.3靜態SR觸發器有比CMOSSR觸發器DDi|CLK無靜態功耗晶體管尺寸的設計應能保證狀態的正確翻轉M3、M6(M7.M8)尺寸要足夠大假如Q非的初態為1，那么M2應為導通狀態；次態S為1,時鐘上升沿到來后，仍未關斷的M2管與已經導

28、通的CLK與S管會在Q點產生競爭；只有當CLK、S管尺寸較大、飽和電流較大時，Q非才能盡快到0,從而使M4導通、Q為1、關斷M27.4動態鎖存器和寄存器特點：結構比靜態鎖存器、寄存器簡單由于漏電，需要周期刷新需要輸入阻抗高的讀出器件，“不破壞”地讀信息解釋：寄存器求值期間，clk=1，節點A處于高阻抗狀態；維持期間，clk=O,節點B處于高阻抗狀態；建立時間：t=tsupd_T1維持時間：t=0hold傳播延時：t=t+t+tc-qpd_I1pd_T21pd_I2考慮時鐘重疊的影響：時的彩響ovErlaptflJ丿oirM即原有的輸入數擁D應滿建保持時何要求）注意，不論是0-0交疊還是1-1交疊，都會產生短暫的從D到Q的直接通路。對于0-0交疊，也即Q輸出、下一刻Q要采樣D，此時為了避免D傳至B從而污染下一個數據，應保M證其屆不到B；對于1-1交疊，也即下一刻T1關斷、Q采樣Q,此時為了避免D傳至A，應M維持其處于D的狀態，也即加上維持時間（理想情況下上升沿一到來，T1直接關斷，不存在這樣的麻煩）C2M0S（時鐘控制CMOS）寄存器AlasterStageSlaveStage特點：對時鐘偏差不敏感，但仍需要保持thidtiholdoverlap1-1要求：時鐘邊沿的上升和下降時間足夠小真單相時鐘控制(TSPC,TrueSingle-PhaseClock