1、控制器部分習題解答一、選擇題、以下敘述中正確描述的句子是：。 （ A、 D）A同一個CPU 周期中，可以并行執行的微操作叫相容性微操作B同一個CPU 周期中，不可以并行執行的微操作叫相容性微操作C同一個CPU 周期中，可以并行執行的微操作叫相斥性微操作D同一個CPU 周期中，不可以并行執行的微操作叫相斥性微操作、 流水 CPU 是由一系列叫做 “段” 的處理線路所組成，和具有 m 個并行部件的CPU 相比， 一個 m段流水CPU。 （A）A 具備同等水平的吞吐能力B 不具備同等水平的吞吐能力C 吞吐能力大于前者的吞吐能力D 吞吐能力小于前者的吞吐能力3、同步控制是。 （ C）A 只適用于CPU

2、 控制的方式B 只適用于外圍設備控制的方式C 由統一時序信號控制的方式D 所有指令執行時間都相同的方式4、微程序控制器中，機器指令與微指令的關系是。 （ B ）每一條機器指令由一條微指令來執行每一條機器指令由一段微指令編寫的微程序來解釋執行每一條機器指令組成的程序可由一條微指令來執行一條微指令由若干條機器指令組成5、由于 CPU 內部的操作速度較快，而CPU 訪問一次主存所花的時間較長，因此機器周期通常用 來規定。 （ A）A 主存中讀取一個指令字的最短時間B 主存中讀取一個數據字的最長時間C 主存中寫入一個數據字的平均時間D 主存中讀取一個數據字的平均時間6、指令周期是指。 （ C） TOC

3、 o 1-5 h z A CPU 從主存取出一條指令的時間；B CPU 執行一條指令的時間；C CPU 從主存取出一條指令加上CPU執行這條指令的時間；D 時鐘周期時間；7、在CPU中跟蹤指令后繼地址的寄存器是。 （ B）A 主存地址寄存器B 程序計數器C 指令寄存器D 狀態條件寄存器8、異步控制常用于作為其主要控制方式。（ A）A 在單總線結構計算機中訪問主存與外圍設備時；B 微型機的CPU 控制中；C 組合邏輯控制的CPU 中；D 微程序控制器中；9、微程序控制器中，機器指令與微指令的關系是。 （ B）A 每一條機器指令由一條微指令來執行；B 每一條機器指令由一段用微指令編成的微程序來解釋

4、執行；C 一段機器指令組成的程序可由一條微指令來執行；D 一條微指令由若干條機器指令組成；10、同步傳輸之所以比異步傳輸具有較高的傳輸頻率是因為同步傳輸。 （ B、 D）A 不需要應答信號；B 總線長度較短；C 用一個公共時鐘信號進行同步；D 各部件存取時間較為接近；11、在某 CPU 中，設立了一條等待（WAIT）信號線，CPU 在存儲器周期中T 的 的下降沿采樣WAIT 線，請在下面的敘述中選出正確描述的句子：。 （ C、 D）A 如 WAIT 線為高電平，則在T2周期后不進入T3周期，而插入一個TW周期；B TW 周期結束后，不管WAIT 線狀態如何，一定轉入了T3周期；C TW 周期結

5、束后，只要WAIT 線為低，則繼續插入一個TW周期，直到WAIT 線變高，才轉入T3周期；D 有了 WAIT 線，就可使CPU 與任何速度的存貯器相連接，保證CPU 與存貯器連接時的時序配合；12、操作控制器的功能是。 （ D ）A. 產生時序信號B. 從主存取出一條指令C.完成指令操作的譯碼D.從主存取出指令，完成指令操作碼譯碼，并產生有關的操作控制信號，以解釋執行該指令13、描述流水CPU基本概念不正確的句子是 。 （ ABC）流水CPU是以空間并行性為原理構造的處理器流水CPU一定是RISC機器流水CPU一定是多媒體CPUD.流水CPU是一種非常經濟而實用的時間并行技術14、帶有處理器的

6、設備一般稱為設備。 （ A）A. 智能化B. 交互式C. 遠程通信D. 過程控制二、填空題、 微程序設計技術是利用A.方法設計B.的一門技術。具有規整性、可維護性、C .等一系列優點。（ A. 軟件B.操作控制C.靈活性）2、硬布線器的設計方法是：先畫出A. 流程圖，再利用B. 寫出綜合邏輯表達式，然后用 C. 等器件實現。（ A. 指令周期B.布爾代數C.門電路和觸發器）CPU 從 A. 取出一條指令并執行這條指令的時間和稱為B. 。由于各種指令的操作功能不同，各種指令的指令周期是C. 。 （ A. 存儲器B. 指令周期C.不相同的）當今的 CPU 芯片除了包括定點運算器和控制器外，還包括A

7、. ， B. 運算器和C.管理等部件。（ A. Cache B. 浮點 C. 存儲）流水CPU 是以 A. 為原理構造的處理器，是一種非常B. 的并行技術。目前的 C. 微處理器幾乎無一例外的使用了流水技術。（ A. 時間并行性B. 經濟而實用C.高性能）CPU中至少有如下六類寄存器，除了A.寄存器，B.計數器，C.寄存器外，還應有通用寄存器，狀態條件寄存器，數據緩沖寄存器。（ A. 指令 B.程序C.地址）7、硬布線控制器的基本思想是: 某一微操作控制信號是A.譯碼輸出,B. 信號和C. 信號的邏輯函數. （ A.指令操作碼B.時序C.狀態條件）CPU周期也稱為A.；一個CPU周期包含若干個

8、B.。任何一條指令的指令周期至少 TOC o 1-5 h z 需要 C.個 CPU周期。（ A.機器周期B.時鐘周期C. 2）RISC CPU 是克服 CISC 機器缺點的基礎上發展起來的，它具有的三個基本要素是：（ 1）一個有限的 A.；（ 2） CPU 配備大量的B.；（ 3） 強調 C.的優化。 （ A.簡單指令系統B.通用寄存器C. 指令流水線）CPU從 A取出一條指令并執行這條指令的時間和稱為B。由于各種指令的操作功能不同，各種指令的時間和是不同的，但在流水線CPU中要力求做到C。 （ A存儲器B指令周期C一致）CPU 中，保存當前正在執行的指令的寄存器為A，保存當前正在執行的指令的

9、地址的寄存器為 B，保存 CPU 訪存地址的寄存器為C。 （ A 指令寄存器IR B 程序計數器PCC 內存地址寄存器AR）12、并行處理技術已經成為計算機發展的主流。它可貫穿于信息加工的各個步驟和階段概括起來，主要有三種形式：A并行； B并行； C并行。 （ A時間B空間C時間+空間）三、應用題1、 （ 11 分）已知某機采用微程序控制方式，其存儲器容量為512 48（位），微程序在整個控制存儲器中實現轉移，可控制微程序的條件共4 個，微指令采用水平型格式，后繼微指令地址采用斷定方式，如圖所示：微命令字段判別測試字段下地址字段操作控制順序控制（ 1 ）微指令中的三個字段分別應多少位？（ 2）

10、畫出對應這種微指令格式的微程序控制器邏輯框圖。 TOC o 1-5 h z 解： （ 1） 假設判別測試字段中每一位為一個判別標志，那么由于有4 個轉移條件，故該字段為4 位，（如采用字段譯碼只需3 位） ， 下地址字段為9 位， 因為控制容量為512 單元， 微命令字段是（48 4 - 9 ） = 35 位。2）對應上述微指令格式的微程序控制器邏輯框圖B1.2 如下：其中微地址寄存器對應下地址字段， P 字段即為判別測試字段，控制字段即為微命令子段，后兩部分組成微指令寄存器。地址轉移邏輯的輸入是指令寄存器OP 碼，各狀態條件以及判別測試字段所給的判別標志（某一位為1 ） ，其輸出修改微地址寄

11、存器的適當位數，從而實現微程序的分支轉移。2、 （ 11 分） 假設某計算機的運算器框圖如圖SA 、 SB為 16 位鎖存器，4 個通用寄存器由寫控制圖 B1.2B2.2 所示， 其中 ALU 為 16位的加法器（高電平工作），D 觸發器組成，O 端輸出，其讀寫控制如下表所示：讀控制WWA0WA1選擇100R0101R1110R2111R30 xx不寫入R0RA0RA1選擇100R0101R1110R2111R30 xx不讀出圖 B2.2 要求： （ 1 ）設計微指令格式。（ 2）畫出ADD ， SUB 兩條微指令程序流程圖。解：各字段意義如下：F1 讀RO R3 的選擇控制。F2寫RO R3

12、 的選擇控制。F3打入SA 的控制信號。F4打入SB 的控制信號。F5打開非反向三態門的控制信號LDALU 。F6打開反向三態門的控制信號LDALU ，并使加法器最低位加1 。F7鎖存器SB 清零 RESET 信號。F8一段微程序結束，轉入取機器指令的控制信號。R 寄存器讀命令W 寄存器寫命令2） ADD 、 SUB 兩條指令的微程序流程圖見圖B2.3 所示。B2.3（11 分 ）圖B3.1 所示的處理機邏輯框圖中，有兩條獨立的總線和兩個獨立的存貯器。已知指令存貯器 IM 最大容量為16384字（字長18 位） ，數據存貯器DM 最大容量是65536 字（字長16 位） 。各寄存器均有“打入”

13、（ Rin）和“送出”（ Rout）控制命令，但圖中未標出。圖 B3.1 設處理機格式為：1710 90OPX加法指令可寫為“ADD X （R1）”。其功能是（AC0）+ （ （Ri）+ X）AC1，其中（Ri）+ X）部分通過尋址方式指向數據存貯器，現取Ri 為 R1。試畫出ADD 指令從取指令開始到執行結束的操作序列圖，寫明基本操作步驟和相應的微操作控制信號。解：加法指令“ADD X （ Ri） ”是一條隱含指令，其中一個操作數來自AC 0，另一個操作數在數據存貯器中，地址由通用寄存器的內容（Ri）加上指令格式中的X 量值決定，可認為這是一種變址尋址。因此，指令周期的操作流程圖如圖B3.4

14、：相應的微操作控制信號列在框圖外。圖 B3.4圖 B3.5（ 11 分）某計算機有8 條微指令I 1 I8，每條微指令所包含的微命令控制信號見下表， a j 分別對應10 種不同性質的微命令信號。假設一條微指令的控制字段僅限8 位，請安排微指令的控制字段格式。解： 為了壓縮指令字的長度，必須設法把一個微指令周期中的互斥性微命令信號組合在一個小組中，進行分組譯碼。經分析， （ e ,f ,h）和（ b, i, j）可分別組成兩個小組或兩個字段，然后進行譯碼，可得六個微命令信號，剩下的a, c, d, g 四個微命令信號可進行直接控制，其整個控制字段組成如下：01c01 b直接控制10f10 ia

15、 c dg11g11 j4位2位 2位（ 11 分）運算器結構如圖B5.2 所示，R1 ， R2， R3 是三個寄存器，A 和 B 是兩個三選一的多路開關，通路的選擇由AS0 ,AS1 和 BS0 ， BS1端控制，例如BS0BS1 = 11 時，選擇R3 ， BS0BS1 = 01 時，選擇R1，ALU 是算術 / 邏輯單元。S1S2為它的兩個操作控制端。其功能如下：圖 B5.2S1S2 = 00 時，ALU 輸出 = A TOC o 1-5 h z S1S2 =01 時，ALU輸出= A +BS1S2 =10 時，ALU輸出= A BS1S2 =11 時，ALU輸出= AB請設計控制運算器

16、通路的微指令格式。解： 采用水平微指令格式，且直接控制方式，順序控制字段假設4 位，其中一位判別測試位：2位 2位2位3位1位3位AS0 AS1S1 S2BS0 BS1LDR1， LDR2 ， LDR3PAR 1， AR2， AR3順序控制P = 0 時，直接用 AR 1 AR3形成下一個微地址。當 P = 1 時，對 AR3進行修改后形成下一個微地址。（ 11 分） 某計算機有如下部件：ALU， 移位器， 主存M， 主存數據寄存器MDR， 主存地址寄存器MAR，指令寄存器IR，通用寄存器R0R3 ，暫存器C和 D。（ 1 ）請將各邏輯部件組成一個數據通路，并標明數據流向。2）畫出“ADD R

17、1，R2）+ ”指令的指令周期流程圖，指令功能是 （R1） +（ （ R2） ）R1。移位器IRMBRPCCR0R3D圖 B6.2MAR解： （ 1）各功能部件聯結成如圖所示數據通路：B 6.42）此指令為RS 型指令，一個操作數在R1 中，另一個操作數在R2為地址的內存單元中，相加結果放在 R1 中。圖 B 6.5（說明）：取R1操作數C暫存器。：送地址到MAR。：取出內存單元中的操作數D暫存器。：相加后將和數R1。（ 11 分）圖 B8.2 給出了微程序控制的部分微指令序列，圖中每一框代表一條微指令。分支點a由指令寄存器I R5 ， I R6 兩位決定，分支點b 由條件碼標志c 決定。現采

18、用斷定方式實現微程序的程序控制，已知微地址寄存器長度為8 位，要求：（ 1 ）設計實現該微指令序列的微指令字順序控制字段的格式。2）畫出微地址轉移邏輯圖。圖 B8.2解： （ 1）已知微地址寄存器長度為8 位，故推知控存容量為256 單元。所給條件中微程序有兩處分支轉移。如不考慮他分支轉移，則需要判別測試位P1 ， P2（直接控制），故順序控制字段共10 位，其格式如下,A I 表示微地址寄存器：P1P2 A1,A2 A 8判別字段下地址字段2）轉移邏輯表達式如下：A8 = P 1 IR6 TIA7 = P 1 IR5 TIA 6 = P 2 C0 TI其中TI為節拍脈沖信號。在P1條件下，當

19、IR6 = 1 時，TI 脈沖到來時微地址寄存器的第8 位A8將置“1”，從而將該位由“0”修改為“1”。如果 IR6= 0，則A8的“0”狀態保持不變，A7，A6 的修改也類似。根據轉移邏輯表達式，很容易畫出轉移邏輯電路圖，可用觸發器強制端實現（ 11 分） CPU 結構如圖B9.1 所示，其中有一個累加寄存器AC，一個狀態條件寄存器，各部分之間的連線表示數據通路，箭頭表示信息傳送方向。標明圖中四個寄存器的名稱。簡述指令從主存取到控制器的數據通路。簡述數據在運算器和主存之間進行存/ 取訪問的數據通路。圖 B9.1 解：1) a 為數據緩沖寄存器DR ， b為指令寄存器IR ， c 為主存地址

20、寄存器，d 為程序計數器PC。2)主存M 緩沖寄存器 DR 指令寄存器 IR 操作控制器。(3) 存貯器讀： M DR ALU AC存貯器寫： AC DR M( 11 分)今有4 級流水線分別完成取值、指令譯碼并取數、運算、送結果四步操作，今假設完成各步操作的時間依次為100ns,100ns,80ns,50ns 。請問： ( 1 )流水線的操作周期應設計為多少？2)若相鄰兩條指令發生數據相關，而且在硬件上不采取措施，那么第二條指令要推遲多少時間進行。3)如果在硬件設計上加以改進，至少需推遲多少時間？解 (1)流水線的操作時鐘周期t按四步操作中最長時間來考慮,所以t=100ns.(2)兩條指令發

21、生數據相關沖突情況:ADD R1,R2,R3 ;R2+R3-R1SUB R4,R1,R5 ; R1-R5-R4兩條指令在流水線中執行情況如下表所示:時鐘 指令1234567ADDIFIDEXWBSUBIFIDEXWBADD指令在時鐘4 時將結果寫入寄存器堆(R1), 但 SUB指令在時鐘3 時讀寄存器堆(R1). 本來ADD指令應先寫入R1,SUB指令后讀R1,結果變成SUB指令先讀R1,ADD指令后寫R1, 因而發生兩條指令間數據相關. 如果硬件上不采取措施, 第 2 條指令SUB至少應推遲2個操作時鐘周期(2 100ns).(3) 如果硬件上加以改進( 采取旁路技術), 可推遲 1 個操作時鐘周期(100ns).( 11 分)在流水CPU中，將一條指令從取指到執行結束的任務分割為一系列子任務，并使各子任務在流水線的各個過程段并發地執行，從而使流水CPU具有更強大的數據吞吐能力。請用時空圖法證明這個結論