1、 PAGE16 / NUMPAGES20 EDA課程設計項目名稱 基于FPGA的計數器的設計 專業班級 通信102班 學生 青瓜 指導教師 2013年 5 月28 日摘要本課程設計要完成一個1 位十進制計數器的設計。計數器是大規模集成電路中運用最廣泛的結構之一。在模擬與數字集成電路設計當中, 靈活地選擇與使用計數器可以實現很多復雜的功能, 可以大量減少電路設計的復雜度和工作量。討論了一種可預置加減計數器的設計, 運用Ver ilog H DL 語言設計出了一種同步的可預置加減計數器, 該計數器可以根據控制信號分別實現加法計數和減法計數, 從給定的預置位開始計數, 并給出詳細的 VerilogH

2、DL 源代碼。最后, 設計出了激勵代碼對其進行仿真驗證, 實驗結果證明該設計符合功能要求, 可以實現預定的功能。關鍵詞：計數器；VerilogHDL；Quartus；FPGA；AbstractThis course is designed to complete a one decimal counter design. The counter is LSI structure in one of the most widely used. In the analog and digital IC designs, the flexibility to select the counter c

3、an achieve a lot with the use of complex functions, can significantly reduce the complexity of circuit design and workload. Discusses a presettable down counter design, using Ver ilog H DL language designed a synchronous presettable down counter, the counter can be implemented according to the contr

4、ol signals are counted Addition and subtraction counting from a given the preset starts counting, and gives detailed VerilogHDL source code. Finally, the design of the incentive code its simulation, experimental results show that the design meets the functional requirements, you can achieve the inte

5、nded function.Key words:Decimal counter; VerilogHDL; Quartus ; FPGA;目 錄TOC o 1-3 h z uHYPERLINK l _Toc358151602摘要 PAGEREF _Toc358151602 h IHYPERLINK l _Toc358151603Abstract PAGEREF _Toc358151603 h IIHYPERLINK l _Toc358151604第1章緒論 PAGEREF _Toc358151604 h 1HYPERLINK l _Toc3581516051.1計數器的種類 PAGEREF _T

6、oc358151605 h 1HYPERLINK l _Toc3581516061.2計數器的發展 PAGEREF _Toc358151606 h 1HYPERLINK l _Toc358151607第2章設計環境 PAGEREF _Toc358151607 h 2HYPERLINK l _Toc3581516082.1 Quartus II PAGEREF _Toc358151608 h 2HYPERLINK l _Toc3581516092.1.1 軟件簡介 PAGEREF _Toc358151609 h 2HYPERLINK l _Toc3581516102.1.2 功能 PAGEREF

7、 _Toc358151610 h 3HYPERLINK l _Toc3581516112.2 Verilog HDL硬件描述語言 PAGEREF _Toc358151611 h 4HYPERLINK l _Toc3581516122.2.1 語言簡介 PAGEREF _Toc358151612 h 4HYPERLINK l _Toc3581516132.2.2 主要能力 PAGEREF _Toc358151613 h 4HYPERLINK l _Toc3581516142.2.3 語言用途 PAGEREF _Toc358151614 h 6HYPERLINK l _Toc3581516152.

8、2.4 Verilog HDL的發展歷史 PAGEREF _Toc358151615 h 6HYPERLINK l _Toc3581516162.2.5 主要應用 PAGEREF _Toc358151616 h 7HYPERLINK l _Toc3581516172.3 Electronic Design Automation PAGEREF _Toc358151617 h 8HYPERLINK l _Toc358151618第3章設計思路 PAGEREF _Toc358151618 h 10HYPERLINK l _Toc3581516193.1輸入模塊 PAGEREF _Toc358151

9、619 h 10HYPERLINK l _Toc3581516203.2 寄存器模塊 PAGEREF _Toc358151620 h 11HYPERLINK l _Toc3581516213.3 輸出模塊 PAGEREF _Toc358151621 h 11HYPERLINK l _Toc3581516223.4 計數模塊 PAGEREF _Toc358151622 h 11HYPERLINK l _Toc358151623第4章程序設計 PAGEREF _Toc358151623 h 13HYPERLINK l _Toc3581516244.1 主程序 PAGEREF _Toc3581516

10、24 h 13HYPERLINK l _Toc3581516254.3 always語句 PAGEREF _Toc358151625 h 13HYPERLINK l _Toc3581516264.4 if-else語句 PAGEREF _Toc358151626 h 13HYPERLINK l _Toc358151627第5章波形仿真 PAGEREF _Toc358151627 h 14HYPERLINK l _Toc358151628結論 PAGEREF _Toc358151628 h 15HYPERLINK l _Toc358151629參考文獻 PAGEREF _Toc358151629

11、 h 16HYPERLINK l _Toc358151630附錄1 PAGEREF _Toc358151630 h 17HYPERLINK l _Toc358151631致 PAGEREF _Toc358151631 h 18第1章 緒論1.1計數器的種類1、如果按照計數器中的觸發器是否同時翻轉分類，可將計數器分為 HYPERLINK :/baike.baidu /view/5993258.htm t _blank 同步計數器和 HYPERLINK :/baike.baidu /view/4725271.htm t _blank 異步計數器兩種。2、如果按照計數過程中數字增減分類，又可將計數器

12、分為加法計數器、減法計數器和 HYPERLINK :/baike.baidu /view/3680111.htm t _blank 可逆計數器，隨時鐘信號不斷增加的為加法計數器，不斷減少的為減法計數器，可增可減的叫做可逆計數器。另外還有很多種分類不一一列舉，但是最常用的是第一種分類，因為這種分類可以使人一目了然，知道這個計數器到底是什么觸發方式，以便于設計者進行 HYPERLINK :/baike.baidu /view/134362.htm t _blank 電路的設計。1.2計數器的發展狹義的計數器是指一些常用 HYPERLINK :/baike.baidu /view/928508.ht

13、m t _blank 計時器，例如體育比賽中測試時間的計時器等，但本詞條所要介紹的并不是這種計時器，要介紹的是應用更為廣泛的時序邏輯電路中的計數器。計數是一種最簡單基本的運算，計數器就是實現這種運算的 HYPERLINK :/baike.baidu /view/23361.htm t _blank 邏輯電路，計數器在數字系統中主要是對脈沖的個數進行計數，以實現測量、計數和控制的功能，同時兼有分頻功能，計數器是由基本的計數單元和一些控制門所組成，計數單元則由一系列具有存儲信息功能的各類觸發器構成，這些觸發器有RS觸發器、T觸發器、D觸發器與JK觸發器等。計數器在數字系統中應用廣泛，如在電子計算機

14、的控制器中對指令地址進行計數，以便順序取出下一條指令，在運算器中作乘法、除法運算時記下加法、減法次數，又如在數字儀器中對脈沖的計數等等。計數器可以用來顯示產品的工作狀態，一般來說主要是用來表示產品已經完成了多少份的折頁配頁工作。它主要的指標在于計數器的位數，常見的有3位和4位的。很顯然，3位數的計數器最大可以顯示到999，4位數的最大可以顯示到9999。在數字電子技術中應用的最多的 HYPERLINK :/baike.baidu /view/115433.htm t _blank 時序邏輯電路。計數器不僅能用于對 HYPERLINK :/baike.baidu /view/1539297.ht

15、m t _blank 時鐘脈沖計數，還可以用于分頻、定時、產生節拍脈沖和脈沖序列以與進行數字運算等。但是并無法顯示計算結果，一般都是要通過外接LCD或LED屏才能顯示。第2章 設計環境2.1Quartus II2.1.1 軟件簡介Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設計的復雜性、加快了設計速度。對第三方EDA工具的良好支持也使用戶可以在設計流程的各個階段使用熟悉的第三方EDA工具。Quartus II 是Altera公司的綜合性PLD/FPGA開發軟件，支持原理圖、VHDL、VerilogHDL以

16、與AHDL（Altera Hardware Description Language）等多種設計輸入形式，嵌自有的綜合器以與仿真器，可以完成從設計輸入到硬件配置的完整PLD設計流程。Quartus II可以在XP、Linux以與Unix上使用，除了可以使用Tcl腳本完成設計流程外，提供了完善的用戶圖形界面設計方式。具有運行速度快，界面統一，功能集中，易學易用等特點。此外，Quartus II 通過和DSP Builder工具與Matlab/Simulink相結合，可以方便地實現各種DSP應用系統；支持Altera的片上可編程系統（SOPC）開發，集系統級設計、嵌入式軟件開發、可編程邏輯設計于一

17、體，是一種綜合性的開發平臺。Maxplus II 作為Altera的上一代PLD設計軟件，由于其出色的易用性而得到了廣泛的應用。目前Altera已經停止了對Maxplus II 的更新支持，Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。Altera在Quartus II 中包含了許多諸如SignalTap II、Chip Editor和RTL Viewer的設計輔助工具，集成了SOPC和HardCopy設計流程，并且繼承了Maxplus II 友好的圖形界面與簡便的使用方法。Altera Quartus II 作為一種可編程邏輯的設計環境, 由于其強大的設計能力和直

18、觀易用的接口，越來越受到數字系統設計者的歡迎。圖2-1 Quartus II2.1.2 功能Quartus II提供了完全集成且與電路結構無關的開發包環境，具有數字邏輯設計的全部特性，包括：可利用原理圖、結構框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設計實體文件；芯片（電路）平面布局連線編輯；LogicLock增量設計方法，用戶可建立并優化系統，然后添加對原始系統的性能影響較小或無影響的后續模塊；功能強大的邏輯綜合工具；完備的電路功能仿真與時序邏輯仿真工具；定時/時序分析與關鍵路徑延時分析；可使用SignalTap II邏輯分析工具進行嵌入式的邏輯分析；支持軟件源

19、文件的添加和創建，并將它們起來生成編程文件；使用組合編譯方式可一次完成整體設計流程；自動定位編譯錯誤；高效的期間編程與驗證工具；可讀入標準的EDIF網表文件、VHDL網表文件和Verilog網表文件；能生成第三方EDA軟件使用的VHDL網表文件和Verilog網表文件。Altera的Quartus II可編程邏輯軟件屬于第四代PLD開發平臺。該平臺支持一個工作組環境下的設計要求，其中包括支持基于Internet的協作設計。Quartus平臺與Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供應商的開發工具相兼容。改進了軟

20、件的LogicLock模塊設計功能，增添 了FastFit編譯選項，推進了網絡編輯性能，而且提升了調試能力。支持MAX7000/MAX3000等乘積項器件Quartus II設計套裝的其他特性包括：1DSP Builder 12.0新的數字信號處理(DSP)支持通過系統控制臺，與MATLAB的DDR存儲器進行通信，并具有新的浮點功能，提高了設計效能，以與DSP效率。經過改進的視頻和圖像處理(VIP)套裝以與視頻接口IP通過具有邊緣自適應算法的Scaler II MegaCore功能以與新的Avalon-Streaming (Avalon-ST)視頻監視和跟蹤系統IP核，簡化了視頻處理應用的開發

21、。增強收發器設計和驗證更新了Arria V FPGA的收發器工具包支持，進一步提高收發器數據速率(對于Stratix V FPGA，高達14.1 Gbps)。2.2Verilog HDL硬件描述語言Verilog HDL是一種硬件描述語言（HDL:Hardware Discription Language），是一種以文本形式來描述數字系統硬件的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統所完成的邏輯功能。 Verilog HDL和VHDL是目前世界上最流行的兩種硬件描述語言，都是在20世紀80年代中期開發出來的。前者由Gateway Design Automat

22、ion公司（該公司于1989年被Cadence公司收購）開發。兩種HDL均為IEEE標準。2.2.1 語言簡介Verilog HDL是一種硬件描述語言，用于從算法級、門級到開關級的多種抽象設計層次的數字系統建模。被建模的數字系統對象的復雜性可以介于簡單的門和完整的電子數字系統之間。數字系統能夠按層次描述，并可在一樣描述中顯式地進行時序建模。Verilog HDL 語言具有下述描述能力：設計的行為特性、設計的數據流特性、設計的結構組成以與包含響應監控和設計驗證方面的時延和波形產生機制。所有這些都使用同一種建模語言。此外，Verilog HDL語言提供了編程語言接口，通過該接口可以在模擬、驗證期間

23、從設計外部訪問設計，包括模擬的具體控制和運行。Verilog HDL語言不僅定義了語法，而且對每個語法結構都定義了清晰的模擬、仿真語義。因此，用這種語言編寫的模型能夠使用Verilog仿真器進行驗證。語言從C編程語言中繼承了多種操作符和結構。Verilog HDL提供了擴展的建模能力，其中許多擴展最初很難理解。但是，Verilog HDL語言的核心子集非常易于學習和使用，這對大多數建模應用來說已經足夠。當然，完整的硬件描述語言足以對從最復雜的芯片到完整的電子系統進行描述。2.2.2 主要能力基本邏輯門，例如and、or和nand等都置在語言中。用戶定義原語（UDP）創建的靈活性。用戶定義的原語

24、既可以是組合邏輯原語，也可以是時序邏輯原語。開關級基本結構模型，例如pmos 和nmos等也被置在語言中。提供顯式語言結構指定設計中的端口到端口的時延與路徑時延和設計的時序檢查?？刹捎萌N不同方式或混合方式對設計建模。這些方式包括：行為描述方式使用過程化結構建模；數據流方式使用連續賦值語句方式建模；結構化方式使用門和模塊實例語句描述建模。Verilog HDL中有兩類數據類型：線網數據類型和寄存器數據類型。線網類型表示構件間的物理連線，而寄存器類型表示抽象的數據存儲元件。能夠描述層次設計，可使用模塊實例結構描述任何層次。設計的規模可以是任意的；語言不對設計的規模（大?。┦┘尤魏蜗拗?。Veril

25、og HDL不再是某些公司的專有語言而是IEEE標準。人和機器都可閱讀Verilog 語言，因此它可作為EDA的工具和設計者之間的交互語言。Verilog HDL語言的描述能力能夠通過使用編程語言接口（PLI）機制進一步擴展。PLI是允許外部函數訪問Verilog 模塊信息、允許設計者與模擬器交互的例程集合。設計能夠在多個層次上加以描述，從開關級、門級、寄存器傳送級（RTL）到算法級，包括進程和隊列級。能夠使用置開關級原語在開關級對設計完整建模。同一語言可用于生成模擬激勵和指定測試的驗證約束條件，例如輸入值的指定。Verilog HDL 能夠監控模擬驗證的執行，即模擬驗證執行過程中設計的值能夠

26、被監控和顯示。這些值也能夠用于與期望值比較，在不匹配的情況下，打印報告消息。在行為級描述中，Verilog HDL不僅能夠在RTL級上進行設計描述，而且能夠在體系結構級描述與其算法級行為上進行設計描述。能夠使用門和模塊實例化語句在結構級進行結構描述。Verilog HDL 的混合方式建模能力，即在一個設計中每個模塊均可以在不同設計層次上建模。Verilog HDL 還具有置邏輯函數，例如&（按位與）和（按位或）。高級編程語言結構，例如條件語句、情況語句和循環語句，語言中都可以使用?？梢燥@式地對并發和定時進行建模。提供強有力的文件讀寫能力。語言在特定情況下是非確定性的，即在不同的模擬器上模型可以

27、產生不同的結果；例如，事件隊列上的事件順序在標準中沒有定義。2.2.3 語言用途Verilog HDL就是在用途最廣泛的C語言的基礎上發展起來的一種硬件描述語言，它是由GDA(Gateway Design Automation)公司的PhilMoorby在1983年末首創的，最初只設計了一個仿真與驗證工具，之后又陸續開發了相關的故障模擬與時序分析工具。1985年Moorby推出它的第三個商用仿真器Verilog-XL,獲得了巨大的成功，從而使得Verilog HDL迅速得到推廣應用。1989年CADENCE公司收購了GDA公司，使得VerilogHDL成為了該公司的獨家專利。1990年CADE

28、NCE公司公開發表了Verilog HDL,并成立LVI組織以促進Verilog HDL成為IEEE標準，即IEEE Standard 1364-1995.Verilog HDL的最大特點就是易學易用，如果有C語言的編程經驗，可以在一個較短的時間很快的學習和掌握，因而可以把Verilog HDL容安排在與ASIC設計等相關課程部進行講授，由于HDL語言本身是專門面向硬件與系統設計的，這樣的安排可以使學習者同時獲得設計實際電路的經驗。與之相比，VHDL的學習要困難一些。但Verilog HDL較自由的語法，也容易造成初學者犯一些錯誤，這一點要注意。2.2.4Verilog HDL的發展歷史1、1

29、981年Gateway Automation(GDA)硬件描述語言公司成立。2、1983年該公司的Philip Moorby首創了Verilog HDL，Moorby后來成為Verrlog HDL-XL的主要設計者和Cadence公司的第一合伙人。3、1984-1985年Moorby設計出第一個關于Verilog HDL的 HYPERLINK :/baike.baidu /view/557623.htm t _blank 仿真器。4、1986年Moorby對Verilog HDL的發展又做出另一個巨大的貢獻，提出了用于快速門級仿真的XL算法。5、隨著Verilog HDL-XL的成功，Veri

30、log HDL語言得到迅速發展。6、1987年Synonsys公司開始使用Verilog HDL行為語言作為綜合工具的輸入。7、1989年Cadence公司收購了Gateway公司，Verilog HDL成為Cadence公司的私有財產。8、1990年初Cadence公司把Verilong HDL和Verilong HDL-XL分開，并 HYPERLINK :/baike.baidu /view/602345.htm t _blank 公開發布了Verilog HDL.隨后成立的OVI（Open Verilog HDL International）組織負責Verilog HDL的發展，OVI由

31、Verilog HDL的使用和CAE供應商組成，制定標準。9、1993年，幾乎所有ASIC廠商都開始支持Verilog HDL，并且認為Verilog HDL-XL是最好的仿真器。同時，OVI推出2.0版本的Verilong HDL規，IEEE接收將OVI的Verilong HDL2.0作為IEEE標準的提案。10、1995年12月，IEEE制定了Verilong HDL的標準IEEE1364-1995.任何新生事物的產生都有它的歷史沿革，早期的硬件描述語言是以一種高級語言為基礎，加上一些特殊的約定而產生的，目的是為了實現RTL級仿真，用以驗證設計的正確性，而不必像在傳統的手工設計過程中那樣，

32、必須等到完成樣機后才能進行實測和調試。2.2.5主要應用下面列出的是Verilog硬件描述語言的主要能力： 基本邏輯門，例如and、or和nand等都置在語言中。 用戶定義原語（ UDP）創建的靈活性。用戶定義的 HYPERLINK :/baike.baidu /view/209669.htm t _blank 原語既可以是組合邏輯原語，也可以是時序邏輯原語。 開關級基本結構模型，例如pmos 和nmos等也被置在語言中。 提供顯式語言結構指定設計中的端口到端口的時延與路徑時延和設計的時序檢查。 可采用三種不同方式或混合方式對設計建模。這些方式包括：行為描述方式使用過程化結構建模；數據流方式使

33、用連續 HYPERLINK :/baike.baidu /view/1727818.htm t _blank 賦值語句方式建模；結構化方式使用門和模塊實例語句描述建模。 Verilog HDL中有兩類 HYPERLINK :/baike.baidu /view/675645.htm t _blank 數據類型：線網數據類型和寄存器數據類型。線網類型表示構件間的物理連線，而寄存器類型表示抽象的數據存儲元件。 能夠描述層次設計，可使用模塊實例結構描述任何層次。 設計的規?？梢允侨我獾模徽Z言不對設計的規模（大?。┦┘尤魏蜗拗?。 Verilog HDL不再是某些公司的專有語言而是I E E E標準。

34、人和機器都可閱讀Verilog 語言，因此它可作為E D A的工具和設計者之間的交互語言。 Verilog HDL語言的描述能力能夠通過使用編程語言接口（ P L I）機制進一步擴展。P L I是允許外部函數訪問Verilog 模塊信息、允許設計者與模擬器交互的例程集合。 設計能夠在多個層次上加以描述，從開關級、門級、寄存器傳送級（ RT L）到算法級，包括進程和隊列級。 能夠使用置開關級原語在開關級對設計完整建模。 同一語言可用于生成模擬激勵和指定測試的驗證約束條件，例如輸入值的指定。 Verilog HDL 能夠監控模擬驗證的執行，即模擬驗證執行過程中設計的值能夠被監控和顯示。這些值也能夠

35、用于與期望值比較，在不匹配的情況下，打印報告消息。 在行為級描述中， Verilog HDL不僅能夠在RT L級上進行設計描述，而且能夠在 HYPERLINK :/baike.baidu /view/1188494.htm t _blank 體系結構級描述與其算 法級行為上進行設計描述。 能夠使用門和模塊實例化語句在結構級進行結構描述。 在Verilog HDL 的混合方式建模能力，即在一個設計中每個模塊均可以在不同設計層次上建模。 Verilog HDL 還具有置邏輯函數，例如&（按位與）和|（按位或）。 對高級編程語言結構，例如條件語句、情況語句和 HYPERLINK :/baike.ba

36、idu /view/961969.htm t _blank 循環語句，語言中都可以使用。 可以顯式地對并發和定時進行建模。 提供強有力的文件讀寫能力。 語言在特定情況下是非確定性的，即在不同的模擬器上模型可以產生不同的結果；例如，事件隊列上的事件順序在標準中沒有定義。2.3Electronic Design AutomationEDA是電子設計自動化（Electronic Design Automation）的縮寫，在20世紀60年代中期從計算機輔助設計（CAD）、計算機輔助制造（CAM）、計算機輔助測試（CAT）和計算機輔助工程（CAE）的概念發展而來的。20世紀90年代，國際上電子和計算機

37、技術較為先進的國家，一直在積極探索新的電子電路設計方法，并在設計方法、工具等方面進行了徹底的變革，取得了巨大成功。在電子技術設計領域，可編程邏輯器件（如CPLD、FPGA）的應用，已得到廣泛的普與，這些器件為數字系統的設計帶來了極大的靈活性。這些器件可以通過軟件編程而對其硬件結構和工作方式進行重構，從而使得硬件的設計可以如同軟件設計那樣方便快捷。這一切極改變了傳統的數字系統設計方法、設計過程和設計觀念，促進了EDA技術的迅速發展。EDA技術就是以計算機為工具，設計者在EDA軟件平臺上，用硬件描述語言VHDL完成設計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優化、布局、布線和仿真，

38、直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術的出現，極提高了電路設計的效率和可操作性，減輕了設計者的勞動強度。概念EDA技術的概念EDA技術是指以計算機為工作平臺，融合了應用電子技術、計算機技術、信息處理與智能化技術的最新成果，進行電子產品的自動設計。利用EDA工具，電子設計師可以從概念、算法、協議等開始設計電子系統，大量工作可以通過計算機完成，并可以將電子產品從電路設計、性能分析到設計出IC版圖或PCB版圖的整個過程的計算機上自動處理完成。應用現在對EDA的概念或疇用得很寬。包括在機械、電子、通信、航空航天、化工、礦產、生物、醫學、軍事等各個領域，都有EDA的應用。目

39、前EDA技術已在各大公司、企事業單位和科研教學部門廣泛使用。例如在飛機制造過程中，從設計、性能測試與特性分析直到飛行模擬，都可能涉與到EDA技術。本文所指的EDA技術，主要針對電子電路設計、PCB設計和IC設計。EDA設計可分為系統級、電路級和物理實現級。第3章 設計思路模塊是Verilog 的基本描述單位，用于描述某個設計的功能或結構與其與其他模塊通信的外部端口。一個設計的結構可使用開關級原語、門級原語和用戶定義的原語方式描述; 設計的數據流行為使用連續賦值語句進行描述; 時序行為使用過程結構描述。一個模塊可以在另一個模塊中調用。圖3-1 總設計圖輸入模塊輸入端由輸入時鐘信號和清零控制輸入構

40、成，用來接收輸入信號，實現對信號的控制計數。圖3-2 輸入3.2寄存器模塊圖3-2 輸出寄存器寄存器是中央處理器的組成部分。寄存器是有限存貯容量的高速存貯部件，它們可用來暫存指令、數據和地址。在中央處理器的控制部件中，包含的寄存器有指令寄存器(IR)和程序計數器(PC)。在中央處理器的算術與邏輯部件中，包含的寄存器有累加器(ACC)。3.3輸出模塊圖3-6 輸出輸出端用來輸出計數后的結果3.4計數模塊圖3-7 計數器計數是一種最簡單基本的運算，計數器就是實現這種運算的邏輯電路，計數器在數字系統中主要是對脈沖的個數進行計數，以實現測量、計數和控制的功能，同時兼有分頻功能，計數器是由基本的計數單元和一些控制門所組成，計數單元則由一系列具有存儲信息功能的各類觸發器構成，這些觸