1、第八章可編程邏輯器件PLD, Programmable Logic Device連接線與點增多連接線與點增多抗干擾下降抗干擾下降傳統的邏輯系統，當規模增大時傳統的邏輯系統，當規模增大時 （SSI MSI)焊點多，可靠性下降焊點多，可靠性下降系統規模增加成本升高系統規模增加成本升高功耗增加功耗增加占用空間擴大占用空間擴大8.1 概述概述一、一、PLD的基本特點的基本特點1. 數字集成電路從功能上有分為通用型、專用型兩大類數字集成電路從功能上有分為通用型、專用型兩大類2. PLD的特點：是一種按通用器件來生產，但邏輯功能是由的特點：是一種按通用器件來生產，但邏輯功能是由用戶通過對器件編程來設定的用

2、戶通過對器件編程來設定的數字系統半定制半定制標準單元標準單元（Standard Cell）門陣列門陣列（Gate Array）可編程邏輯器件可編程邏輯器件（Programmable Logic Device，PLD）近年來近年來PLD從芯片密度、速度等方面發展迅速，已成為一從芯片密度、速度等方面發展迅速，已成為一個重要分支。個重要分支。專用集成電路（簡稱專用集成電路（簡稱ASIC）系統放在一個芯片內系統放在一個芯片內用戶定制用戶定制集成電路集成電路ASIC全定制（全定制（Full Custom Design IC）廠商直接做出。廠商直接做出。如：表芯如：表芯廠商做出半成品廠商做出半成品半定制（

3、半定制（Semi-Custom Design IC）二、二、PLD的發展和分類的發展和分類PROM是最早的是最早的PLD1.PAL 可編程邏輯陣列可編程邏輯陣列2.FPLA 現場可編程陣列邏輯現場可編程陣列邏輯3.GAL 通用陣列邏輯通用陣列邏輯4.EPLD 可擦除的可編程邏輯器件可擦除的可編程邏輯器件5.FPGA 現場可編程門陣列現場可編程門陣列6.ISP-PLD 在系統可編程的在系統可編程的PLD三、三、LSI中用的邏輯圖符號中用的邏輯圖符號8.3 PAL（Programmable Array Logic）8.3.1 PAL的基本電路結構的基本電路結構一、基本結構形式一、基本結構形式最簡單

4、的形式為：最簡單的形式為： 可編程可編程“與與”陣列陣列 + 固定固定“或或”陣列陣列 + 輸出電路輸出電路二、編程單元二、編程單元出廠時，出廠時，所有的交叉點均有熔絲所有的交叉點均有熔絲1. 專用輸出基本門陣列結構專用輸出基本門陣列結構一個輸入一個輸入四個乘積項且通過四個乘積項且通過或非門低電平輸出或非門低電平輸出 如輸出采用或門，為高電平有效如輸出采用或門，為高電平有效PAL器件。器件。 若采用互補輸出的或門，為互補若采用互補輸出的或門，為互補輸出器件。輸出器件。輸入信號輸入信號四個乘積項四個乘積項8.3.2 PAL的輸出電路結構和反饋形式的輸出電路結構和反饋形式2. 可編程可編程I/O輸

5、出結構輸出結構可編程可編程I/O結構如下圖所示。結構如下圖所示。8個乘積項個乘積項兩個輸入，一個來自外部兩個輸入，一個來自外部I，另一來自反饋，另一來自反饋I/O當最上面的乘積項為高電平時，三態當最上面的乘積項為高電平時，三態門開通，門開通，I/O可作為輸出或反饋；乘積可作為輸出或反饋；乘積項為低電平時，三態門關斷，是輸入。項為低電平時，三態門關斷，是輸入。3. 寄存器型輸出結構：也稱作時序結構，如下圖所示。寄存器型輸出結構：也稱作時序結構，如下圖所示。8個乘積項個乘積項或門的輸出通過或門的輸出通過D觸發器，觸發器，在在CP的上升沿時到達輸出。的上升沿時到達輸出。觸發器的觸發器的Q端可以端可以

6、通過三態緩沖器通過三態緩沖器送到輸出引腳送到輸出引腳觸發器的反相端反饋回與觸發器的反相端反饋回與陣列，作為輸入信號參與陣列，作為輸入信號參與更復雜的時序邏輯運算更復雜的時序邏輯運算CP和使能是和使能是PAL的公共端的公共端4. 帶異或門的寄存器型輸出結構：帶異或門的寄存器型輸出結構：增加了一個異或門增加了一個異或門把乘積項分割成兩把乘積項分割成兩個和項個和項兩個和項在觸發器的輸入端異或之后，兩個和項在觸發器的輸入端異或之后，在時鐘上升沿到來時存入觸發器內在時鐘上升沿到來時存入觸發器內 有些有些PAL器件是由數個同一結構類型組成，有的則是由不器件是由數個同一結構類型組成，有的則是由不同類型結構混

7、合組成。同類型結構混合組成。 如由如由8個寄存器型輸出結構組成的個寄存器型輸出結構組成的PAL器件命名為器件命名為PAL16R8，由，由8個可編程個可編程I/O結構組成的結構組成的PAL器件則命名為器件則命名為PAL16L8。二、通用陣列邏輯二、通用陣列邏輯GALGAL器件器件 采用采用E2CMOS工工藝和靈活的輸出結構，藝和靈活的輸出結構，有電擦寫反復編程的有電擦寫反復編程的特性。特性。 與與PAL相比，相比，GAL的輸出結構配的輸出結構配置了可以任意組態的置了可以任意組態的輸 出 邏 輯 宏 單 元輸 出 邏 輯 宏 單 元OLMC（Output Logic Macro Cell）GAL器

8、件的器件的電路構成電路構成不可編程不可編程或陣列或陣列可編程與陣列可編程與陣列I2I0I1O2O0O1可編程輸出可編程輸出邏輯宏單元邏輯宏單元（OLMC）8.4 通用邏輯陣列通用邏輯陣列 GAL8.4.1 電路結構形式電路結構形式可編程可編程“與與”陣列陣列 + 固定固定“或或”陣列陣列 + 可編程輸出電路可編程輸出電路 OLMC編程單元編程單元采用采用E2CMOS 可改寫可改寫不可編程不可編程或陣列或陣列可編程與陣列可編程與陣列I2I0I1O2O0O1可編程輸出可編程輸出邏輯宏單元邏輯宏單元（OLMC）GAL和PAL在結構上的區別見下圖：PAL結構GAL結構 適當地為OLMC進行編程，GAL

9、就可以在功能上代替前面討論過的PAL各種輸出類型以及其派生類型GAL16V88.4.2 OLMC數據選擇器8.5 可擦除的可編程邏輯陣列可擦除的可編程邏輯陣列EPLD一、結構特點一、結構特點相當于相當于“與與-或或”陣列（陣列（PAL） + OLMC二、采用二、采用EPROM工藝工藝 集成度提高集成度提高 8.6 復雜可編程邏輯器件復雜可編程邏輯器件 n復雜的可編程邏輯器件復雜的可編程邏輯器件(complex programmablelogic device), 簡稱簡稱CPLD。 nCPLD基本結構由可編程內連線、邏輯塊和基本結構由可編程內連線、邏輯塊和I/O單元單元組成。邏輯塊內電路豐富多

10、樣組成。邏輯塊內電路豐富多樣, 這些塊構成矩陣這些塊構成矩陣, 經經可編程內連線實現互連。可編程內連線實現互連。 nCPLD的品種繁多的品種繁多, 下面以下面以Altera的的FLEX 10K器件結器件結構來說明構來說明CPLD的原理。的原理。 Altera CPLD器件可分為EPLD和FLEX產品系列 EPLD包括有Classic.FLASH logic. MAX500070009000系列 FLEX包括FLEX 10K/8000/6000系列FLEX 10K器件系列的特點如下（1）它是工業界第一種嵌入式可編程邏輯器件，提供在單個器件中的系統集成。（2）高密度.（3）系統級特點.（4）靈活內

11、部連接.（5）增強功能I/O引腳.（6）具有快速建立時間和時鐘延時的外部寄存器（7）多種封裝方式可任意選擇。（8）工作在486和奔騰PC機型以及Sun SPARstation,HP 9000 Series 700/800和IBM RISC systerm/6000工作站等平臺上的Altera MAX+PLUS II開發系統支持軟件設計和自動布局布線n 具有實現宏函數的嵌入式陣列n 具有實現普通功能的邏輯陣列。n 10000250000個可用門。n 高達40960位內部RAM，所有這些都在不減少 邏輯能力的情況下使用n 支持多電壓I/O接口。n 在FLEX 10KA器件允許輸入引腳的電壓為5.0

12、V，在FLEX 10KB器件中容 許輸入引腳電壓為3.3V和5.5Vn 低功耗n FLEX 10K 和FLEX 10KA器件遵守全PCI總線規定。n 內帶JTAG邊界掃描測試電路。n 器件采用先進的SRAM工藝制造并可在2.5V，3.3V，5.5V電源電壓下工作n通過外部EPROM，集成控制器或JTAG接口實現在電路可重構。n時鐘鎖定和時鐘自舉選項有助于減小時鐘延遲/變形和對時鐘進行倍頻。n器件內低變形時鐘樹行分布。n所有器件都經過100%功能測試 n快速，可預測連線延時的快速通道連續式布線結構。n實現快速加法器，計數器和比較器的專用進位鏈。n實現高速，多輸入邏輯函數的專用進位鏈。n模擬三態能

13、實現內部三態總線。n多達6個全局時鐘信號和4個全局清除信號。n每個引腳都有一個獨立的三態輸出使能控制。n每個I/O引腳都有漏極開路選擇n可編程輸出電壓的百率控制可以減小開關噪聲。FLEX 10KFLEX 10K器件的結構器件的結構 每一個每一個FLEX 10K器件包含一個實現存儲和專用邏輯功能的器件包含一個實現存儲和專用邏輯功能的嵌入陣列嵌入陣列; 一個實現一般邏輯的邏輯陣列一個實現一般邏輯的邏輯陣列; 一個可編程的內連線帶。一個可編程的內連線帶。 嵌入陣列由一系列嵌入陣列塊嵌入陣列由一系列嵌入陣列塊(EAB)構成。每個構成。每個EAB可提供可提供100到到600門以實現復雜的邏輯功能。門以實

14、現復雜的邏輯功能。 邏輯陣列由邏輯陣列塊邏輯陣列由邏輯陣列塊(LAB)構成構成, 每個邏輯塊類似于一個低每個邏輯塊類似于一個低密度的密度的PLD。 嵌入陣列和邏輯陣列的結合，提供了嵌入式門陣列的高性能嵌入陣列和邏輯陣列的結合，提供了嵌入式門陣列的高性能和高密度。和高密度。 FLEX 10K器件內部的信號連接以及與器件管腳的信號連接器件內部的信號連接以及與器件管腳的信號連接, 由快速互連通道完成。由快速互連通道完成。 每個每個I/O管腳由位于快速通道互聯的每個行列兩端的管腳由位于快速通道互聯的每個行列兩端的I/O單元單元(IOE)輸入。輸入。 FLEX 10K器件在上電時，通過保存在器件在上電時

15、，通過保存在Altera串行配置串行配置EPROM中的數據，或系統控制器提供的數據進行配置。中的數據，或系統控制器提供的數據進行配置。FLEX 10K器件經過配置后，可以裝入新的配置數據，實現在線重新配器件經過配置后，可以裝入新的配置數據，實現在線重新配置。置。 FLEX 10K的EABn什么是EAB? 容量為2Kbit的RAMn可以配置為存儲器或者邏輯函數n實現兆功能（Megafunctionn實現存儲器或者特殊的邏輯函數比單個的邏輯單元(LE)更有效LE嵌入式陣列嵌入式陣列邏輯陣列邏輯陣列LELELELELELELELELELELELELELELELELELELELELELELELELEL

16、ELELELELELELELELELELELELELEEABEABEABEABEAB嵌入陣列塊嵌入陣列塊 (EAB) (EAB) 嵌入陣列塊是一嵌入陣列塊是一種在輸入輸出端口上種在輸入輸出端口上帶有寄存器的靈活帶有寄存器的靈活RAMRAM電路電路, , 用來實現一般用來實現一般門陣列的宏功能。門陣列的宏功能。 邏輯功能通過配邏輯功能通過配置過程中對置過程中對EABEAB的編程的編程產生一個產生一個LUT(LUT(查找表查找表) )來實現。來實現。 較大的較大的RAMRAM塊可以塊可以由多個由多個EABEAB連接產生。連接產生。如果必要如果必要, ,一個器件里一個器件里的所有的所有EABEAB可

17、級聯形成可級聯形成一個一個RAMRAM塊。塊。 邏輯陣列塊邏輯陣列塊(LAB) (LAB) FLEX 10K FLEX 10K 的邏輯陣列塊包的邏輯陣列塊包括括8 8個邏輯單元個邏輯單元(LE), (LE), 相關的進相關的進位鏈和級聯鏈、位鏈和級聯鏈、LABLAB控制信號以控制信號以及及LABLAB局部互連局部互連線。線。 每個每個LABLAB提提供供4 4個可供所有個可供所有8 8個個LELE使用的可編使用的可編程反相控制信號程反相控制信號, , 其中其中2 2個可用作個可用作時鐘信號時鐘信號, , 另外另外2 2個用作清除個用作清除/ /置置位控制。位控制。 邏輯單元邏輯單元(LE)(L

18、E) L E L E 是是FLEX 10KFLEX 10K結結構里最小的構里最小的邏輯單位。邏輯單位。每個每個LE LE 含含有 一 個有 一 個 4 4 輸輸入的查找表入的查找表LUT(Look-LUT(Look-up up table) table) 、一個可編程一個可編程的具有同步的具有同步使能的觸發使能的觸發器、進位鏈器、進位鏈和級聯鏈。和級聯鏈。 LUT是一種函數發生器是一種函數發生器, 它能快速計算四它能快速計算四個變量的任意函數。個變量的任意函數。 LE中的可編程觸發器可設置成中的可編程觸發器可設置成D、T、JK或或RS觸發器。觸發器。 FLEX 10KFLEX 10K的結構提供

19、兩條專用高速通路的結構提供兩條專用高速通路, , 即進位鏈和級聯鏈即進位鏈和級聯鏈, , 它們連接相鄰的它們連接相鄰的LE LE 但不占用通用互連通路。進位鏈支持高但不占用通用互連通路。進位鏈支持高速計數器和加法器速計數器和加法器, , 級聯鏈可在最小延級聯鏈可在最小延時的情況下實現多輸入邏輯函數。時的情況下實現多輸入邏輯函數。進位鏈提供進位鏈提供LELE之間非常快之間非常快(0.2ns)(0.2ns)的進的進位功能。位功能。利用級聯鏈利用級聯鏈,FLEX 10K ,FLEX 10K 可以實現扇入很可以實現扇入很多的邏輯函數。相鄰的多的邏輯函數。相鄰的LUTLUT用來并行地用來并行地計算函數各

20、個部分計算函數各個部分, , 級聯鏈把中間結果級聯鏈把中間結果串接起來。串接起來。 進位鏈操作 用N個LE實現4N變量的函數 n快速通道互連 在FLEX 10K結構中, 快速通道互連提供LE和I/O引腳的連接, 它是一系列貫穿整個器件的水平或垂直布線通道。 快速互連通道由跨越整個器件的行列互連通道構成。 LAB的每一行由一個專用行連線帶傳遞。 列連線帶連接行與行之間的信號,并驅動I/O引腳。 相鄰LAB和EAB的互連資源 n輸入輸出單元(IOE)一個IOE包含一個雙向的I/O緩沖器和寄存器。IOE可用作輸入、輸出或雙向引腳。 nCPLD的邏輯資源十分豐富, FLEX 10K系列最高可達25萬門

21、, 可以實現各種功能電路和復雜系統, 它是門陣列市場中快速發展的部分。 n輸入輸出單元(IOE)8.7 現場可編程門陣列現場可編程門陣列FPGA一、基本結構一、基本結構1. IOB2. CLB3. 互連資源互連資源4. SRAM1. IOB可以設置為輸入可以設置為輸入/ /輸出；輸出；輸入時可設置為：同步（經觸發器）輸入時可設置為：同步（經觸發器） 異步（不經觸發器）異步（不經觸發器）2. CLB本身包含了組合電路和觸發器，可構成小的時序電路本身包含了組合電路和觸發器，可構成小的時序電路將許多將許多CLBCLB組合起來，可形成大系統組合起來，可形成大系統3. 互連資源互連資源4. SRAM分布

22、式分布式每一位觸發器控制一個編程點每一位觸發器控制一個編程點二、編程數據的裝載二、編程數據的裝載1. 數據可先放在數據可先放在EPROM或或PC機中機中2. 通電后，自行啟動通電后，自行啟動FPGA內部的一內部的一個 時 序 控 制 邏 輯 電 路 ， 將 在個 時 序 控 制 邏 輯 電 路 ， 將 在EPROM中存放的數據讀入中存放的數據讀入FPGA的的SRAM中中3. “裝載裝載”結束后，進入編程設定結束后，進入編程設定的工作狀態的工作狀態！每次停電后，！每次停電后，SRAM中數據消失中數據消失下次工作仍需重新裝載下次工作仍需重新裝載現場可編程門陣列現場可編程門陣列FPGAFPGA的特點

23、的特點 （一）SRAM結構：可以無限次編程，但它屬于易失性元件，掉電后芯片內信息丟失；通電之后，要為FPGA重新配置邏輯。 （二）內部連線結構：HDPLD的信號匯總于編程內連矩陣，然后分配到各個宏單元，因此信號通路固定，系統速度可以預測。而FPGA的內連線是分布在CLB周圍，而且編程的種類和編程點很多，使得布線相當靈活，因此在系統速度方面低于HDPLD的速度。 （三）芯片邏輯利用率：由于FPGA的CLB規模小，可分為兩個獨立的電路，又有豐富的連線，所以系統綜合時可進行充分的優化，以達到邏輯最高的利用。 （四）芯片功耗：高密度可編程邏輯器件HDPLD的功耗一般在0.5W2.5W之間，而FPGA芯片功耗0.25mW5mW，靜態時幾乎沒有功耗，所以稱FPGA為零功耗器件。CPLD與FPGA在性能和功能