1、數字系統設計驗證和測試驗證和測試4/22/2022驗證和測試9.1. 引言引言9.2. 測試過程測試過程9.3.可測性設計可測性設計9.3.1可測試性設計中的問題可測試性設計中的問題9.3.2專門測試專門測試9.3.3掃描測試掃描測試9.3.4邊界掃描設計邊界掃描設計9.3.5內建自測試內建自測試9.4. 測試圖形的生成測試圖形的生成9.4.1故障模型故障模型9.4.2. 故障模擬器故障模擬器數字系統設計驗證和測試9.1引言電路中進行某些小修改就容易證實設計有無缺陷。這一設計方法稱為（design for testability，DFT） DFT是整個設計過程中一個非常重要的環節，在設計流程中

2、盡早考慮。數字系統設計驗證和測試9.1引言一個DFT策略包括兩部分兩部分： 提供必要的電路以使測試過程加快并且全面。提供測試過程需要采用的。為了降低成本，希望測試序列盡可能短，但仍能覆蓋大部分可能存在的缺陷。數字系統設計驗證和測試9.2測試過程根據所希望的測試目的測試可分成三類： 診斷測試診斷測試用在芯片和板級調試期間，其目的是對于一個給定的失效部件識別和指出失效的部位。功能測試功能測試確定一個制造出的元件是否能工作。這一問題比診斷測試簡單，因為只需要回答是或否。由于每一個制造出來的芯片都要經過這一測試，因此它對成本有直接的影響，所以這一測試應當盡可能簡單快速。參數測試參數測試在各種工作條件（

3、如溫度和電源電壓）下檢查許多非離散參數，如噪聲容限、傳播延時和最大時鐘頻率。這就需要有與只需處理0和1信號的功能測試不同的測試設備。又分為靜態和動態測試。數字系統設計驗證和測試9.2測試過程典型的生產測試過程如下：首先把預先確定的裝入能夠向被測器件（device under test， ）提供激勵并采集相應的測試設備。測試矢量由測試程序來定義，它描述了所應用的波形、電平、時鐘頻率以及所期望得到的響應。需要用一個探針卡或DUT板把測試儀的輸入和輸出連到芯片或封裝相應的引線上。新部件被自動送入測試儀，測試儀執行測試程序，把一系列的輸入矢量加到被測器件上，并把所得到的響應與所期望的響應進行比較。如果

4、發現有差別，就給該部件標記上有缺陷，如打上一個紅點，然后探針自動移到圓片的下一個芯片。在把圓片分割成單個芯片的劃片過程中，打點的部件將被自動拋棄。在測試封裝好的部件時，把已測部件從測試板上取下并根據測試結果分別放入良好和有缺陷的箱中。每個部件的測試過程只需要幾秒的時間。減少一個芯片花費在測試儀上的時間是降低測試成本最有效的方法。數字系統設計驗證和測試9.3 可測性設計9.3.1 可測性設計中的問題在設計過程的早期考慮測試可能簡化整個驗證過程。考慮下圖的組合電路。 數字系統設計驗證和測試被測試的組合和時序電路框圖被測試的組合和時序電路框圖 為驗證該電路的正確性，可以通過無遺漏的應用所有可能的輸入

5、矢量并觀察相應的響應予以實現。對于N個輸入的電路，要求有2N個測試矢量。 對于N=16，就需要216測試矢量。如果一個測試矢量加入和觀察需要1us，測試這模塊的全部測試就需要約1s。當考慮時序電路時這種情況就變得更嚴重，因為該電路的輸出不僅取決于所加的輸入，還要取決于狀態值。 為了無遺漏地測試這一有限狀態機(Finite State Machine，FSM)需要應用2N+M個輸入矢量（M是狀態寄存器的數目）數字系統設計驗證和測試9.3.1可測性設計中的問題9.3.1可測性設計中的問題 通過就有可能用有限的一組輸入向量來測試大多數組合邏輯電路，然而這并未解決時序電路的測試問題。為了測試一個狀態機

6、中一定的故障僅僅應用正確的輸入激勵是不夠的。因為首先必須使這個被測部件處于所希望的狀態。這需要應用一系列的輸入。同時把電路響應傳送到其中的輸出上。 測試一個FSM中的單個缺陷需要一系列的測試向量。解決這一問題的一種方法是在測試過程中把反饋回路斷開，從而把時序電路變成組合電路。這是（scan-test）方法的關鍵概念之一。 另一種方法是讓電路。這一測試并不需要外部的向量并且可以以很高的速度進行。數字系統設計驗證和測試9.3.1可測性設計中的問題 靈活的測試方法基于以下前提： 無一遺漏地列舉所有可能的輸入矢量會含有相當多的，即電路中的同一個缺陷為許多輸入圖形所覆蓋，檢測出這樣一個缺陷只需要這些矢量

7、中的一個，而其他矢量是多余的。 放寬必須檢測出所有缺陷這一要求可以大大減少矢量的數目。為此一般的測試過程只要求95-99%的。數字系統設計驗證和測試組合電路屬于易觀察和可控制的電路。時序電路的可測試設計方法換分成3類：。數字系統設計驗證和測試9.3.2專門測試（ad hoc test）方法集合了一些可用來提高一個設計的可觀察性和可控性的技術，它的應用同應用類型相關。 數字系統設計驗證和測試插入多路選擇器來提高可測性插入多路選擇器來提高可測性 9.3.3掃描測試1數字系統設計驗證和測試避免時序測試問題的一種方法是把所有的寄存器都變成可從外部轉入和可讀出的元件，這樣被測電路就成了一個組合電路。 為

8、了控制一個節點，需要建立一個合適的向量，把它裝入寄存器并傳播通過邏輯。激勵的結果傳播到寄存器并被鎖存，然后寄存器中的內容被傳送到外部接口。 9.3.3掃描測試2數字系統設計驗證和測試可采用上圖所示的串聯掃描方法串聯掃描方法來減小電路開銷。在這一方法中，寄存器可以支持兩種工作模式: 正常模式:它們作為N位寬的鐘控寄存器。 測試模式:寄存器被鏈接在一起作為一個串聯的移位寄存器。 9.3.3掃描測試3數字系統設計驗證和測試掃描鏈的串聯掃描鏈的串聯本質減少了布線數量，而且通常的寄存器很容易修改為支持者一掃描技術。上圖顯示了一個修改后具有掃描鏈的4位寄存器。在輸入端增加一個額外的多路開關在輸入端增加一個

9、額外的多路開關。當測試為低電平時電路處于正常工作模式。當測試為高電平則選擇掃描輸入，并把寄存器鏈接到掃描鏈上。 寄存器的輸出Out連接到扇出邏輯上，但同時還要增加邏輯，因為掃描輸出引線連接到相鄰寄存器的掃描輸入。這一方法在增加的開銷都很小，可以限制在5%以內。 9.3.3掃描測試4數字系統設計驗證和測試 上圖為采用串聯掃描方式電路的時序圖，這里假設采用兩相位時鐘方法。對于N位寄存器的一個掃描鏈，Test信號首先在高電平產生N個時鐘脈沖以裝載寄存器。Test信號低電平時產生單個時鐘脈沖，把正常電路工作狀況下從組合邏輯得到的結果鎖存到寄存器中。最后，有另外N個的脈沖（當Test=1時）把所得到的結

10、果傳送到輸出端。 【 注意】掃描輸出可以與下一個向量的輸入同時進行。9.3.3掃描測試5數字系統設計驗證和測試可以設計出許多不同的串聯掃描方法，如IBM公司設計的電平敏感掃描設計（level-sensitive scan design, LSSD）。LSSD方法的基本功能塊是移位寄存器（shift-register latch, SRL）如下圖所示。 它由兩個鎖存器L1和L2組成，后者只是用于測試目的。在電路正常工作時，信號D、Q和C分別用做鎖存器的輸入、輸出和時鐘。在這一模式中測試時鐘A和B為低電平。在掃描模式中，SI和SO分別作為掃描輸入和掃描輸出。這時候時鐘C為低電平，而時鐘A和B作為不

11、重疊的兩相位測試時鐘。 9.3.3掃描測試6數字系統設計驗證和測試這一方法稱為部分掃描，常用于當性能是主要關注對象的時候。 設計中不是所有的寄存器都是需要可掃描的。考慮下圖中的流水線數據通路。 在測試生成期間，可以把加法器和比較器一起看做是單個組合電路。惟一的區別是在進行測試時需要兩個時鐘周期把激勵向量的響應結果傳送到輸出寄存器中。9.3.4 邊界掃描設計數字系統設計驗證和測試測試電路板的測試，只要把板放在一組測試探針下（test bed）然后輸入和觀察感興趣的信號就可以了。隨著高級封裝技術（如表面封裝或芯片模塊）的出現，情況發生了變化。可控性和可觀察性由于探針點數目大大減少而不容易得到。這一

12、問題可以通過把掃描測試方法延伸到來解決。由此產生的方法稱為邊界掃描邊界掃描（boundary scan），并且已經被標準化以確保在不同廠商之間的兼容性。從本質上來說，它是把一個板上個部件的輸入-輸出引線連接成一條串聯的掃描鏈。 9.3.4邊界掃描設計數字系統設計驗證和測試板級測試的邊界掃描方法板級測試的邊界掃描方法 9.3.4邊界掃描設計數字系統設計驗證和測試邊界掃描鏈由邊界掃描單元串行組成。邊界掃描單元能夠完成對電路節點的控制和觀察功能。邊界掃描單元有幾種結構，下圖分別為帶輸出鎖存的邊界掃描單元帶輸出鎖存的邊界掃描單元和不帶輸出鎖存的邊界掃描單元不帶輸出鎖存的邊界掃描單元。兩種掃描單元的區別

13、在于前一種有輸出鎖存UPDATE LATCH/FLOP，而后者沒有。 在輸出管腳等不能產生紋波的地方必須采用帶輸出鎖存的邊界掃描單元，而在一些能容忍紋波的輸入管腳可以采用不帶輸出鎖存的邊界掃描單元以節約資源。 9.3.4邊界掃描設計數字系統設計驗證和測試另外一種更加簡化的邊界掃描單元是只有觀察級的邊只有觀察級的邊界掃描單元界掃描單元，如下圖所示。這種掃描單元消耗資源最少，但無法控制節點狀態，因此只能用在部分輸入管腳上，不能用在輸出管腳的邊界掃描單元。 9.3.4邊界掃描設計數字系統設計驗證和測試為了實現PCB測試，芯片的邊界掃描鏈要求必須在所有的管腳添加邊界掃描單元。對于輸入管腳、兩態輸出管腳

14、、三態輸出管腳和雙向管腳，邊界掃描單元添加方式有所不同 ，如下圖所示。 1. 輸入管腳的邊界掃描單元輸入管腳的邊界掃描單元 2. 兩態兩態輸輸出出管腳的邊界掃描單元管腳的邊界掃描單元 9.3.4邊界掃描設計數字系統設計驗證和測試除了在管腳上添加邊界掃描單元外，為了實現芯片內部的電路級可測試性，還必須在內部的電路節點添加掃描單元。掃描單元一般添加在寄存器的位置，用帶掃描功能的寄存器替換設計中的所有寄存器，即可實現全掃描設計。 3. 三態三態輸輸出出管腳的邊界掃描單元管腳的邊界掃描單元 4. 雙向雙向管腳的邊界掃描單元管腳的邊界掃描單元 9.3.5 內建自測試（BIST）數字系統設計驗證和測試可測

15、性的另一個方法是讓電路自己生成測試圖形而不是要求應用外部的圖形。 根據被測電路的特點，采用這一方法也許需要增加額外的電路來產生和分析測試圖形。但這部分電路的硬件中有些可能就是正常工作電路的一部分，因而已經存在，所以自測電路的面積可以很小。9.3.5內建自測試數字系統設計驗證和測試 內建自測試（BIST）設計的一般形式如下圖所示。它包括向被測器件提供測試圖形的方法以及把器件的響應與已知正確的序列進行比較的方法。內建自測試通用形式示意圖內建自測試通用形式示意圖 9.3.5內建自測試數字系統設計驗證和測試有許多方法可以產生激勵，用的最多的是和。 測試長度為2N，其中N是電路輸入的數目。窮盡測試意味著

16、對于給定的所有可以得到的輸入信號空間，所有可測的故障都會被檢測到。一個N位的計數器就是窮盡圖形發生器的一個很好的例子。對于N值較大的電路，通過整個輸入空間的操作所需要的時間是無法接受的。 這意味著隨機選擇2N個可能輸入圖形中的一個子集。選擇這一子集的原則是應當能得到合理的故障覆蓋率。【例】偽隨機圖形發生器：這是一個線性反饋移位寄存器（linear-feedback shift register, LFSR），由多個一位的寄存器串聯構成。有些輸出被異或（XOR）并反饋回移位寄存器的輸入。一個N位的LFSR順序通過2N-1個狀態，然后再重復這一序列，從而產生一個隨機序列。 把這個寄存器初始化為一定

17、的種子值就會產生不同的偽隨機序列。9.3.5內建自測試數字系統設計驗證和測試線性反饋移位寄存器（線性反饋移位寄存器（3位）和它的產生序列位）和它的產生序列 9.3.5內建自測試數字系統設計驗證和測試雖然可以把響應分析器實現為將所生成的響應與存放在片上存儲器中的預期響應進行比較，但這一方法因需要過多的面積而不切實際。一個更經濟的技術是在對它們進行比較之前把這些響應進行。存放正確電路的壓縮響應只需要很少數量的存儲器，特別是在壓縮率較高時尤為如此，因此響應分析器有一個動態壓縮被測電路輸出的電路以及一個比較器構成。被壓縮的輸出也常常稱為，而整個方法稱為。 【例】單比特流簽名分析單比特流簽名分析，可以看

18、到這一電路只是計數輸入流中0-1和1-0的翻轉數目。這一壓縮并不能保證接收到的序列是正確的，也就是說許多不同的序列可以有相同數目的翻轉。但由于發生這一情況的機會很小，所以在一定范圍內也許值得。 X CP9.3.5內建自測試數字系統設計驗證和測試內建邏輯塊監測（內建邏輯塊監測（BILBO） 9.3.5內建自測試數字系統設計驗證和測試自測在測試規則結構（如存儲器）時極為有用，保證這樣一個存儲器（時序電路）無缺陷并不容易。這一任務的復雜性在于把一個數據值讀出或寫入一個單元時，由于存在交叉耦合和其他寄生效應，這個值會受到存儲在鄰近單元中的值的影響，因此存儲器測試包括以交叉變化的地址序列把許多不同的圖形

19、讀出或寫入存儲器中。典型的圖形可以是全0或全1，或是0和1相間的棋盤圖案。尋址方式可以是先寫整個存儲器，然后整個讀出或者采用各種讀寫交替的序列。這一測試方法可以在集成電路內部建立，與一個存儲器的尺寸相比它只需增加很小的開銷，如下圖所示。 存儲器自測試存儲器自測試 9.3.5內建自測試數字系統設計驗證和測試 片上系統時代的到來并未使測試工作變得更簡單一些。一個單片集成電路中就可能包含有微處理器和信號處理器、多個嵌入式存儲器、ASIC模塊、FPGA以及片上總線和網絡。這些模塊中的每一個都有它自己最適宜的測試方法。因而要把它們組合成一種統一的策略就具挑戰性。內建自測試應當是解決這一問題的惟一方法。9

20、.3.5內建自測試數字系統設計驗證和測試下圖是一個基于BIST的結構化的片上系統測試方法。 系統芯片測試方法系統芯片測試方法 9.4測試圖形的生成9.4.1故障模型制造缺陷可以是各種各樣的，但他們中最突出的是信號間的短路、與電源線的短路以及節點浮空。 為評估一種測試方法是否有效以及一個電路的好壞，必須把這些故障與電路模型聯系起來，或者換句話說，要推導出一個。常用模型稱為固定型（stuck-at）故障模型。 大多數測試工具只考慮短路至電源線，分別將短路至電源地和電源的故障稱為固0（stuck-at-zero, sa0）和固1（stuck-at-one，sa1）故障。可以證明sa0-sa1模型并不

21、能覆蓋集成電路中可能發生的所有故障，因此還應當考慮開路固定故障（stuck-at-open）和短路固定故障（stuck-at-short）。然而加進這些故障會使測試圖形的生成過程復雜化。而且這些故障中許多都可以用sa0-sa1模型來覆蓋。 數字系統設計驗證和測試9.4.1故障模型數字系統設計驗證和測試考慮下圖中的電阻負載MOS門。 所有與電源間的短路都通過在節點A,B,C，Z和X處引入sa0和sa1故障來模擬。圖中標注了一些開路固定故障（）和短路固定故障（，）。可以看到這些故障已經為各個節點上的sa0和sa1故障所覆蓋。 例如，故障由Asa1覆蓋，由Asa0或Bsa0覆蓋，而相當于Zsa1。

22、9.4.1故障模型數字系統設計驗證和測試考察下圖中的兩輸入與非門，出現一個開路固定故障。 右圖是。對于組合（A=1，B=0），輸出節點為浮空的。因而保持它原先的值因而保持它原先的值，而正確的值應當是1。 這一故障可能被檢測出來也可能不被檢測出來，取決于如何設計測試激勵向量。 為了檢測出故障 ，必須先后應用兩個向量： 第一個迫使輸出為0，即A=1且B=1； 第二個則為A=1，B=0。 【注意】短路固定故障在CMOS電路中會引起問題，因為在某些輸入值時這一故障引起電源線和地線之間的直流dc電流，從而產生不確定的輸出電壓。 8.4.1故障模型數字系統設計驗證和測試的任務是確定最小的一組激勵向量，它們能覆蓋由所采用的故障模型定義的故障足夠多的部分。 是從一組隨機的測試圖形集開始，