1、第三章 常用組合邏輯電路及MSI組合電路模塊的應用 集成邏輯門是組合邏輯電路的基本部件， 所有組合邏輯模塊都是在邏輯門的基礎上集成的。 按照集成規模的不同， 數字集成電路通常劃分為小規模集成電路SSI(Small Scale Integration Circuit)、 中規模集成電路MSI(Medium Scale Integration Circuit)、 大規模集成電路LSI(Large Scale Integration Circuit)和超大規模集成電路VLSI(Very Large Scale Integration Circuit)。對于雙極型數字集成電路，芯片內集成的邏輯門數目來

2、劃分集成規模的； 對于單極型數字集成電路， 一般是按照每塊芯片內集成的元件數目來劃分集成規模的。數字集成電路的規模劃分數字集成電路的規模劃分3.1 編碼器和譯碼器編碼器(信號-代碼) 假設在任何時刻有且僅有一個鍵按下，即任何時刻8 個輸入信號I0I7中總有一個且僅有一個輸入為1，其余輸入為0。真值表真值表-邏輯表達式化簡【定理定理】若兩個邏輯變量X、Y同時滿足X+Y=1 1 和XY = 0 0，則有X = Y 。 若令X=I1，Y=I0+I2+I3+I4+I5+I6+I7，根據前面假設，I0 I7任何時候有且只有一個為高電平，因此滿足X + Y =1 1， X Y = 0 0。則有：優先編碼器

3、 以上設計的編碼器電路結構簡單，但無法投入實際使用。因為若兩個或兩個以上鍵同時有效，編碼器就無法正常工作。例如，I2和I4同時有效時，輸出Y2Y1Y0為110110，即編碼結果不是對應I2或I4，而是等于I6單獨有效時的編碼，顯然編碼的結果是錯誤的。因此，實際使用時必須克服這種編碼器存在的本質性缺陷。下面介紹的優先編碼器就能夠很好地解決這個問題。 真值表寫出邏輯表達式并化簡實現電路參見圖3-43. 8421BCD普通編碼器普通編碼器8421BCD普通編碼器的框圖用4位8421二進制代碼對09十個相互排斥的十進制數進行編碼。8421BCD普通編碼器真值表普通編碼器真值表 編碼器輸出的邏輯表達式為

4、9753207632176542983IIIIIYIIIIYIIIIYIIY 可見，用4個與非門就可實現8421BCD普通編碼器。由于表達式與“0”輸入I0無關，所以8421BCD普通編碼器可以省去I0輸入線。當所有輸入均無效(為0)時，就表示輸入為十進制數0， 編碼器輸出為0000。4. 8421BCD優先編碼器優先編碼器用4位8421二進制代碼對09十個允許同時出現的十進制數按一定優先順序進行編碼，當有一個以上信號同時出現時，只對其中優先級最高的一個進行編碼。8421BCD優先編碼器的框圖 5. MSI 74148（8線線-3線優先編碼器）線優先編碼器）74148是8線-3線二進制優先編碼

5、器，輸入輸出均為低電平有效。 最高； 最低。其邏輯符號和真值表分別如下圖和下表所示。國標符號中的“HPRI/BIN”是二進制優先編碼器的限定符， H表示高者優先。7I0I圖 優先編碼器74148的邏輯符號(a) 國標符號； (b) 慣用符號74148YS(b)7I6I5I4I3I2I1IST2Y1Y0YEXYHPRI / BIN 10/Z10 1/Z11 2/Z12 3/Z13 4/Z14 5/Z15 6/Z16 7/Z17 V18 EN0I7I6I5I4I3I2I1I0IST1011121314151617YS2Y1Y0YEXY18124(a) 優先編碼器74148的真值表6. 編碼器的擴展

6、編碼器的擴展圖 16線-4線優先編碼器74148-2YS7I6I5I4I3I2I1IST2Y1Y0YEXY0I8A9A10A11A12A13A14A15A74148-1YS7I6I5I4I3I2I1IST2Y1Y0YEXY0I0A1A2A3A4A5A6A7A0ZS&EXZ0Z1Z2Z3Z二二 譯碼器譯碼器 譯碼是編碼的逆過程，其作用正好與編碼相反。它是將輸入代碼轉換成特定的輸出信號，恢復代碼的“本意”。在數字電路中， 能夠實現譯碼功能的邏輯部件稱為譯碼器(Decoder)。如果譯碼器有n位譯碼輸入和m個譯碼輸出信號，且m=2n，則該譯碼器稱為全譯碼器，否則就稱為部分譯碼器。 譯碼器有變

7、量譯碼器和顯示譯碼器之分。用于變量譯碼的譯碼器稱為變量譯碼器，用于顯示譯碼的譯碼器稱為顯示譯碼器。 1. 變量譯碼器變量譯碼器 1) 二進制譯碼器 2) 3線-8線譯碼器7413874138(b)0Y1Y2Y3Y4Y5Y6Y7YA2A1A0SABSCSBIN / OCT012345671240Y1Y2Y3Y4Y5Y6Y7YA0A1A2SABSCS&EN(a)圖 3線-8線譯碼器74138邏輯符號(a) 國標符號； (b) 慣用符號表 3線8線譯碼器74138真值表 從真值表可見，74138譯碼器的譯碼輸出是低電平有效，SA、 是它的使能控制輸入，只有當 時，譯碼器才能工作，此時，每一個

8、譯碼輸出信號 為譯碼輸入變量A2、 A1、A0的一個最大項Mi（或最小項mi 的“非”），(因為 ): CBSS 和100CBASSSiYiimM 60126401242012200120MAAAYMAAAYMAAAYMAAAY70127501253012310121MAAAYMAAAYMAAAYMAAAY譯碼器應用譯碼器應用:實現組合邏輯函數的步驟實現組合邏輯函數的步驟 將邏輯函數轉換成最大項或最小項表達式將邏輯函數轉換成最大項或最小項表達式如果是最大項表達式如果是最大項表達式,則將譯碼器對應輸出則將譯碼器對應輸出(Mi),直接連接到多直接連接到多輸入與門實現輸入與門實現.如果是最小項表達式

9、如果是最小項表達式 ,則將表達式兩次求反則將表達式兩次求反,轉換為與非非表轉換為與非非表達式達式,將譯碼器對應輸出將譯碼器對應輸出(mi),直接連接到多輸入與非門實現直接連接到多輸入與非門實現.舉例舉例: F=AC+BC4) 4線線-16線譯碼器線譯碼器74154圖 4線-16線譯碼器74154邏輯符號(a) 國標符號； (b) 慣用符號BIN / DEC012345671240Y1Y2Y3Y4Y5Y6Y7YA0A1A2&EN(a)891011121314158Y9Y10Y11Y12Y13Y14Y15Y8A31G2G741540Y1Y2Y3Y4Y5Y6Y7Y(b)8Y9Y10Y11Y1

10、2Y13Y14Y15Y1G2GA0A1A2A33) 2-10進制譯碼器進制譯碼器表 4線-16線譯碼器74154真值表續表續表表表 用用4線線-16線譯碼器線譯碼器74154構成構成BCD譯碼器譯碼器圖 74154構成5421BCD譯碼器741540Y1Y2Y3Y4Y5Y6Y7Y8Y9Y10Y11Y12Y13Y14Y15Y1G2GA0A1A2A3A0A1A2A3000D1D2D3D5D6D7D8D9D4D2. 顯示譯碼器顯示譯碼器 將二進制代碼翻譯出來以供顯示器件顯示的電路。 1) 七段顯示數碼管的原理 將七個發光二極管按一定的方式連接在一起，就構成了七段顯示數碼管， 其形狀如下圖(a)所示。

11、顯示哪個字型，相應段的發光二極管就發光。 圖 七段顯示數碼管結構(a) 七段顯示器； (b) 共陰極連接； (c) 共陽極連接abcdefgabcdefg(a)(b)abcdef(c)g(2) 七段顯示譯碼器7448圖 七段顯示譯碼器7448邏輯符號(a) 國標符號； (b) 慣用符號7448abcdefgA3A2A1A0LTRBIRBO/BI(b)BIN / 7SEGabcdefga20, a21b20, b21c20, c21d20, d21e20, e21f20, f21g20, g211248A0A1A2A3V20CT 0LTRBIRBO/BI1&G21(a)表七段顯示譯碼器表

12、七段顯示譯碼器7448真值表真值表圖 具有滅零控制功能的八位數碼顯示系統7448RBIRBOag7448RBIRBOag7448RBIRBOag7448RBIRBOag7448RBIRBOag7448RBIRBOag7448RBIRBOag7448RBIRBOag0110 3. 譯碼器的擴展譯碼器的擴展 1) 譯碼器的擴展 利用譯碼器的使能端，可以對譯碼器的規模進行擴展。 例如3線-8線譯碼器74138有3個使能輸入端，其中SA是高電平使能， 是低電平使能。 合理使用這些使能輸入端， 不附加任何電路即可擴展其譯碼功能， 構成4線-16線譯碼器、 5線-32線譯碼器、 6線-64線譯碼器， 甚至

13、于更多線的譯碼器。CBSS 和 【例】將3線-8線譯碼器74138擴展為4線-16線譯碼器。 解解 將兩片74138擴展成4線-16線譯碼器的電路如圖所示。當輸入變量A3為0時，片1的 端接低電平，在外部使能端為0時允許譯碼，其輸出取決于輸入變量A2、A1、A0；片2的SA端為0，禁止譯碼，其輸出皆為1。當輸入變量A3為1時，片1的端為1，禁止譯碼，其輸出皆為1。片2的SA端為1，在外部使能端為0時允許譯碼，其輸出狀態由輸入變量A2、A1、A0決定。由此可見，該電路實現了4線-16線譯碼。BSBS圖 74138擴展為4線-16線譯碼器74138-20Y1Y2Y3Y4Y5Y6Y7YA2A1A0S

14、ABSCS8Y9Y10Y11Y12Y13Y14Y15Y074138-10Y1Y2Y3Y4Y5Y6Y7YA2A1A0SABSCS10Y1Y2Y3Y4Y5Y6Y7YA2A1A0A3使能3.2 加法器和比較器一一 加法器加法器 加法器是一種算術運算電路， 其基本功能是實現兩個二進制數的加法運算。計算機CPU中的運算器，本質上就是一種既能完成算術運算、 又能完成邏輯運算的單元電路，簡稱算術邏輯單元ALU（Arithmetic Logical Unit）， 其原理與這里介紹的加法器完全相同，只不過功能更多、規模更大而已。 1. 半加器和全加器半加器和全加器 1) 半加器 僅對兩個一位二進制數Ai和Bi進

15、行的加法運算稱為“半加”。 實現半加運算功能的邏輯部件叫做半加器（Half Adder），簡稱HA。圖 半加器的真值表和邏輯符號(a) 真值表； (b) 國標符號； (c) 慣用符號COAiBiSiCi1AiBiSiCi1HA(b)(c)Ai BiCi1 Si0 00 11 01 10 00 10 11 0(a) 其中的Ai和Bi分別表示被加數和加數輸入，Si為本位和輸出， Ci+1為向相鄰高位的進位輸出， “”為加法器的限定符， “CO”為運算單元進位輸出的限定符。半加器的輸出邏輯函數表達式為iiiiiiiiiiBABABASBAC1 可見， 用1個與門和1個異或門就可以實現半加器電路。 2

16、) 全加器 對兩個1位二進制數Ai和Bi連同低位來的進位Ci進行的加法運算稱為“全加”。實現全加運算功能的邏輯部件叫做全加器（FullAdder），簡稱FA。在多位數加法運算時，除最低位外，其它各位都需要考慮低位送來的進位。 表全加器真值表表全加器真值表 表中的Ai和Bi分別表示被加數和加數輸入，Ci表示來自相鄰低位的進位輸入，Si為本位和輸出， Ci+1為向相鄰高位的進位輸出。全加器的輸出邏輯函數表達式為iiiiiiiiiiiiCBABACBCABAC)(1iiiiiiiiiiiiiiiiCBACBACBACBACBAS圖 全加器電路及邏輯符號(a) 電路； (b) 國標符號； (c) 慣用

17、符號COAiCiSiCi1AiBiSiCi1FA(b)(c)CiCIBi&111Ci1Si1CiAiBi(a)46多位加法器:串行加法器1）特點：各位同時相加。）特點：各位同時相加。例例. 8位數相加。位數相加。88 77211A8 B8 A7 B7 A2 B2 A1 B1 C0 1 0 1 0 1 0 1 01111110000（2）影響速度的主要因素：存在著進位信號的傳遞。）影響速度的主要因素：存在著進位信號的傳遞。47進位鏈的基本邏輯關系進位鏈的基本邏輯關系假設第假設第i-1位為低位，則第位為低位，則第i位產生的進位信號邏輯為：位產生的進位信號邏輯為：1)(iiiiiiCBABA

18、CiiiiiiBAPBAG令令所以所以1iiiiCPGC進位產生函數進位產生函數進位傳遞函數（進位條件）進位傳遞函數（進位條件）本地進位、絕對進位本地進位、絕對進位條件進位、傳遞進位條件進位、傳遞進位注：注：Gi和和Pi可以立即得到，可以立即得到，Ci-1取決上一級進位取決上一級進位48超前進位超前進位特點：各位進位信號同時形成。特點：各位進位信號同時形成。 設設n位加法器位加法器 邏輯式邏輯式C0 C1 = G1 + P1C0C2 = G2 + P2C1 = G2 + P2G1 + P2P1C0 Cn = Gn + PnCn-1 = Gn + PnGn-1 + + PnPn-1P2P1C0

19、n + 1 項項 2. MSI 4位二進制數并行加法器位二進制數并行加法器74283是典型的MSI 4位二進制數并行加法器， 其邏輯符號如圖所示。其中A3A2A1A0和B3B2B1B0分別為4位二進制被加數和加數輸入，C0為相鄰低位的進位輸入，S3S2S1S0為相加后的4位和輸出，C4為相加后的進位輸出。國標符號中的P、Q為操作數限定符，為和輸出限定符。74283的功能可以用下面的算術表達式來描述C4S3S2S1S0 = A3A2A1A0+B3B2B1B0+C0 圖 4位二進行加法器74283的符號 (a) 國標符號； (b) 慣用符號7483 / 74283C4C0A3A2A1A0B3B2B

20、1B0S3S2S1S0(b)03PA0A303QB0B3CIC003S0S3COC4(a)3. 加法器的擴展與應用1) 加法器的擴展 加法器的擴展特別簡單，只要將適當數量的MSI加法器模塊級聯， 即可實現任何兩個相同位數的二進制數的加法運算。 【例例】用74283實現兩個7位二進制數的加法運算。 解解 兩個7位二進制數的加法運算需要用兩片74283才能實現， 連接電路如圖所示。注意，低位模塊的C0要接0，高位模塊的多余輸入端A3、B3也要接0。圖 7位二進制數加法器2) 加法器的應用 【例例】8421BCD碼轉換到余碼轉換到余3碼碼 【例例】余余3碼轉換到碼轉換到8421BCD碼碼 3.2.2

21、 比較器一位比較器的真值表一位比較器的真值表四位比較器的真值表四位比較器的真值表四位比較器的邏輯圖四位比較器的邏輯圖二二 比較器比較器1. MSI 4位二進制數并行比較器位二進制數并行比較器圖 4位二進制數并行比較器7485的邏輯符號(a) 國標符號； (b) 慣用符號COMP03PA0A303QB0B3(a)A1A2B1B2abababPQPQPQABABAB7485(b)abababABABABB0B3B1B2A0A3A1A2比較輸出輸入A級聯輸入輸入B 由真值表可知，只要兩數最高位不等， 就可以確定兩數大小， 以下各位（包括級聯輸入）可以為任意值；高位相等，需要比較低位的情況； 若A、

22、B兩數的各位均相等， 輸出狀態則取決于級聯輸入端的狀態。 因此， 當沒有更低位參與比較時， 芯片的級聯輸入端(ab)(ab)(ab)應該接010，以便在A、 B兩數相等時， 產生AB的比較結果輸出。 這一點在使用時必須注意。 表表4位二進制數并行比較器位二進制數并行比較器7485真值表真值表2. 比較器的擴展與應用比較器的擴展與應用1) 比較器的擴展比較器的擴展 利用7485的級聯輸入， 可以方便地實現比較器規模的擴展。 【例】用7485構成7位二進制數并行比較器。 解解 用7485構成的7位二進制數并行比較器如圖所示。注意低位模塊的級聯輸入接“010”。此外，與加法器高位多余輸入端的處理方法

23、不同，比較器高位多余輸入端只要連接相同即可， 本電路中仍然接0。 圖 7位二進制比較器7485-2abababABABABB0B3B1B2A0A3A1A2ABABAB7485-1abababABABABB0B3B1B2A0A3A1A2B0B3B1B2A0A3A1A20100A6A5A40B6B5B4 2) 比較器的應用 利用比較器的“比較”功能，可以實現一些特殊的數字電路。 【例例】用7485構成4位二進制數的判別電路，當輸入二進制數B3B2B1B0(1010)2時，判別電路輸出 F為1，否則輸出F為0。 解解 將輸入二進制數B3B2B1B0與(1001)2進行比較，即將7485的A輸入端接B

24、3B2B1B0，B輸入端接(1001)2，則當輸入二進制數B3B2B1B0(1010)2 時，比較器AB端輸出為1。因此，可用AB端作為判別電路的輸出F，電路連接如圖所示。圖 判別電路7485abababABABABB0B3B1B2A0A3A1A21100B0B3B1B2010F3.3 數據選擇器和數據分配器一一 數據選擇器數據選擇器 1. 數據選擇器的邏輯功能數據選擇器的邏輯功能 數據選擇器(Multiplexer/Data Selector)是一種能從多路輸入數據中選擇一路數據輸出的組合邏輯電路，與時分復用通信中發送端電子開關的功能類似。國標符號中規定用MUX作為數據選擇器的限定符。目前常

25、用的數據選擇器有二選一、 四選一、 八選一和十六選一等多種類型。 二選一的慣用邏輯符號及真值表如圖所示，其中D0、 D1是兩路數據輸入，A0為數據選擇端，Y為數據選擇器的輸出。從真值表可見，當A0=0時，選擇D0輸出；當A0=1時，選擇D1輸出。它的輸出函數表達式為1000DADAY圖 二選一符號及真值表A0Y01D0D1MUXYD0D1A0(a)(b) 四選一的慣用邏輯符號及真值表如圖示，其中，D0、 D1、D2、D3是四路數據輸入，A1、A0為地址選擇碼輸入，Y為數據選擇器的輸出。將地址選擇碼轉換為十進制數，就是要選擇一路數據D的序號下標。由此不難寫出四選一的輸出函數表達式為3012011

26、01001DAADAADAADAAY更大規模的數據選擇器的慣用符號、真值表及表達式可以類似得出。圖 四選一符號及真值表 (a) 慣用符號； (b) 真值表A1 A0Y0 00 11 01 1D0D1D2D3MUXYD0D1A1(a)(b)D2D3A0 八選一數據選擇器74151圖 74151邏輯符號與真值表 (a) 國標符號； (b) 慣用符號； (c) 真值表ENMUXST023A0A14567A2D0D1012D2D3D4D5D6D770G(a)YY74151MUXSTD0D1D2D3D4D5D6D7(b)YYA2A1A0(c)輸 出輸 入 0 0 0 00 0 0 10 0 1 00 0

27、 1 10 1 0 00 1 0 10 1 1 00 1 1 11Y0D0D1D2D3D4D5D6D7Y76543210DDDDDDDD1 STA2A1A02. MSI數據選擇器數據選擇器 為了簡潔起見，74151的輸出函數表達式以A2、A1、A0的最小項形式寫出70012),(iiiiDmSTAAAY3 利用MSI數據選擇器實現邏輯函數原理：Di給定確定值，輸出函數可表示所有最小項的組合方法：1將邏輯函數用卡諾圖或最小項之和形式表示 2 和數據選擇器的輸出函數比較 3 將變量以一定的形式接到數據選擇器的輸入端，輸出為要求實現的邏輯函數。70012),(iiiiDmSTAAAY三種情況a 函數變量的數目m等于數據選擇器中數據選擇端的數目n例3.3例:試用一片74LS151型8選1數據選擇器實現邏輯函數 Z(A,B,C)=AB+BC步驟：1 卡諾圖 2 將A、B、C接到地址端 A2、A1 、A0 ，Y作為輸出Z 和8選1數據選擇器卡諾圖（圖2）相比較可得：D0=0,D1=0,D3=0,D2=1,D4=1,D5=1,D6=1,D7=03 將D值連接到數據選擇器的輸入端，輸出為要求實現的邏輯函數。 b 函數變量的數目m多于數據選擇器中數據選擇端的數目n 降維法 (a) F函數的卡諾圖 (b) 3變量降維圖 (c) 2變量降維圖 將4變量卡諾圖轉換