1、第八章第八章 可編程邏輯器件可編程邏輯器件 8.3 8.3 可編程陣列邏輯可編程陣列邏輯(PAL)(PAL)8.4 8.4 通用陣列邏輯通用陣列邏輯(GAL)(GAL)8.5 8.5 高密度高密度PLD8.7 8.7 現(xiàn)場可編程門陣列（現(xiàn)場可編程門陣列（FPGA）8.1 8.1 概述概述8.2 8.2 現(xiàn)場可編程邏輯陣列現(xiàn)場可編程邏輯陣列(FPLA)(FPLA)4/12/202218.1 概述概述目前集成電路分為目前集成電路分為通用型通用型和和專用型專用型兩大類。兩大類。通用集成電路通用集成電路：如前面講過的：如前面講過的SSI，MSI，CPU等。特點：等。特點：1. 可實現(xiàn)預(yù)定制的邏輯功能，

2、但功能相對簡單；可實現(xiàn)預(yù)定制的邏輯功能，但功能相對簡單；2. 構(gòu)成復(fù)雜系統(tǒng)時，功耗大、可靠性差，靈活性差。構(gòu)成復(fù)雜系統(tǒng)時，功耗大、可靠性差，靈活性差。專用型集成電路專用型集成電路（ASIC）分為定制型和半定制型。）分為定制型和半定制型。（一）定制型：由用戶提出功能，交工廠生產(chǎn)。其特點是（一）定制型：由用戶提出功能，交工廠生產(chǎn)。其特點是1. 體積小、功耗低、可靠性高體積小、功耗低、可靠性高,2. 批量小時成本高，設(shè)計制造周期長。批量小時成本高，設(shè)計制造周期長。3. 用戶不可編程。用戶不可編程。一、數(shù)字集成電路按邏輯功能分類一、數(shù)字集成電路按邏輯功能分類4/12/20222（二）半定制型：是廠家作

3、為通用產(chǎn)品生產(chǎn)，而邏輯功能（二）半定制型：是廠家作為通用產(chǎn)品生產(chǎn)，而邏輯功能由用戶自行編程設(shè)計的由用戶自行編程設(shè)計的ASIC芯片芯片,如可編程邏輯器件如可編程邏輯器件（PLD）。其特點是：）。其特點是：1. 用戶可編程，可加密，因此使用方便；用戶可編程，可加密，因此使用方便；2. 組成的系統(tǒng)體積小，功耗低，可靠性高，集成度高；組成的系統(tǒng)體積小，功耗低，可靠性高，集成度高；3. 適合批量生產(chǎn)。適合批量生產(chǎn)。二、電子設(shè)計自動化（二、電子設(shè)計自動化（EDAElectronic Design Automation）簡介簡介1. PLD是實現(xiàn)電子設(shè)計自動化的硬件基礎(chǔ)；是實現(xiàn)電子設(shè)計自動化的硬件基礎(chǔ)； 4

4、/12/20223基于芯片的設(shè)計方法基于芯片的設(shè)計方法可編程器件可編程器件芯芯 片片 設(shè)設(shè) 計計電路板的設(shè)計電路板的設(shè)計電電 子子 系系 統(tǒng)統(tǒng)傳統(tǒng)電子系統(tǒng)設(shè)計方法傳統(tǒng)電子系統(tǒng)設(shè)計方法固定功能元件固定功能元件電路板的設(shè)計電路板的設(shè)計電電 子子 系系 統(tǒng)統(tǒng)EDA是是“基于芯片的設(shè)計方法基于芯片的設(shè)計方法”：傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法是傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法是“固定功能集成塊固定功能集成塊+連連線線”，見圖。，見圖。當然，僅有硬件還不夠，還要有當然，僅有硬件還不夠，還要有EDA軟件。本章只介紹硬件。軟件。本章只介紹硬件。4/12/202242.2.基于基于PLDPLD設(shè)計流程設(shè)計流程 基于可編程邏輯器件

5、設(shè)計分為三個步驟：設(shè)計輸入、設(shè)計基于可編程邏輯器件設(shè)計分為三個步驟：設(shè)計輸入、設(shè)計實現(xiàn)、編程。其設(shè)計流程如下圖。實現(xiàn)、編程。其設(shè)計流程如下圖。器器 件件 編編 程程功能仿真功能仿真設(shè)計輸入設(shè)計輸入 原理圖原理圖 硬件描述語言硬件描述語言設(shè)計實現(xiàn)設(shè)計實現(xiàn) 優(yōu)化優(yōu)化 合并、映射合并、映射 布局、布線布局、布線器件測試器件測試時時序序仿仿真真設(shè)計實現(xiàn)：設(shè)計實現(xiàn)：生成下載所需的各種文件。生成下載所需的各種文件。器件編程：器件編程：即即“下載下載”和和“配置配置”，即將編程數(shù)據(jù)放到具體，即將編程數(shù)據(jù)放到具體的可編程器件中。的可編程器件中。4/12/202253.用用PLD設(shè)計數(shù)字系統(tǒng)的特點設(shè)計數(shù)字系統(tǒng)的

6、特點采用采用PLD設(shè)計數(shù)字系統(tǒng)和中小規(guī)模相比具有如下特點：設(shè)計數(shù)字系統(tǒng)和中小規(guī)模相比具有如下特點： （1） 減小系統(tǒng)體積：減小系統(tǒng)體積：單片單片PLD有很高的密度，可容納中有很高的密度，可容納中小規(guī)模集成電路的幾片到十幾片。（低密度小規(guī)模集成電路的幾片到十幾片。（低密度PLD小于小于700門門/片，片，高密度高密度PLD每片達數(shù)萬門，最高達每片達數(shù)萬門，最高達25萬門）。萬門）。 （2） 增強邏輯設(shè)計的靈活性：增強邏輯設(shè)計的靈活性：使用使用PLD器件設(shè)計的系統(tǒng)，器件設(shè)計的系統(tǒng)，可以不受標準系列器件在邏輯功能上的限制；用戶可隨時修可以不受標準系列器件在邏輯功能上的限制；用戶可隨時修改。改。 （3

7、）縮短設(shè)計周期：縮短設(shè)計周期：由于可完全由用戶編程，用由于可完全由用戶編程，用PLD設(shè)設(shè)計一個系統(tǒng)所需時間比傳統(tǒng)方式大為縮短；計一個系統(tǒng)所需時間比傳統(tǒng)方式大為縮短； （4）用）用PLD與或兩級結(jié)構(gòu)實現(xiàn)任何邏輯功能，比用中小與或兩級結(jié)構(gòu)實現(xiàn)任何邏輯功能，比用中小規(guī)模器件所需的邏輯級數(shù)少。這不僅簡化了系統(tǒng)設(shè)計，而且規(guī)模器件所需的邏輯級數(shù)少。這不僅簡化了系統(tǒng)設(shè)計，而且減少了級間延遲，提高了系統(tǒng)的處理速度；減少了級間延遲，提高了系統(tǒng)的處理速度；4/12/20226 （7）系統(tǒng)具有加密功能：系統(tǒng)具有加密功能：多數(shù)多數(shù)PLD器件，如器件，如GAL或高密度或高密度可編程邏輯器件，本身具有加密功能。設(shè)計者在設(shè)

8、計時選中加可編程邏輯器件，本身具有加密功能。設(shè)計者在設(shè)計時選中加密項，可編程邏輯器件就被加密。器件的邏輯功能無法被讀出，密項，可編程邏輯器件就被加密。器件的邏輯功能無法被讀出，有效地防止電路被抄襲。有效地防止電路被抄襲。 （5）由于）由于PLD集成度高，測試與裝配的量大大減少。集成度高，測試與裝配的量大大減少。PLD可可多次編程，這就使多次改變邏輯設(shè)計簡單易行，從而有效地降低多次編程，這就使多次改變邏輯設(shè)計簡單易行，從而有效地降低了成本；了成本； （6）提高系統(tǒng)的可靠性：提高系統(tǒng)的可靠性：用用PLD器件設(shè)計的系統(tǒng)減少了芯片器件設(shè)計的系統(tǒng)減少了芯片數(shù)量和印制板面積，減少相互間的連線，增加了平均壽

9、命數(shù)量和印制板面積，減少相互間的連線，增加了平均壽命, 提高提高抗干擾能力，從而增加了系統(tǒng)的可靠性；抗干擾能力，從而增加了系統(tǒng)的可靠性；4/12/20227PLD是是70年代發(fā)展起來的新型邏輯器件，相繼出現(xiàn)了年代發(fā)展起來的新型邏輯器件，相繼出現(xiàn)了PROM、FPLA、PAL、GAL、EPLD 和和 FPGA及及iSP 等。等。前四種屬于低密度前四種屬于低密度PLD，后三種屬高密度后三種屬高密度PLD。1.PLD1.PLD的基本結(jié)構(gòu)的基本結(jié)構(gòu)與門與門陣列陣列或門或門陣列陣列乘積項乘積項和項和項輸入輸入電路電路輸入信號輸入信號互補互補輸入輸入輸出輸出電路電路輸出函數(shù)輸出函數(shù)反饋輸入信號反饋輸入信號它

10、們組成結(jié)構(gòu)基本相似：它們組成結(jié)構(gòu)基本相似：三、三、PLD概述概述4/12/20228A B C DF2F2=B+C+DA B C DF12.PLD2.PLD的邏輯符號表示方法的邏輯符號表示方法1） 輸入緩沖器表示方法輸入緩沖器表示方法AAA2） 與門和或門的表示方法與門和或門的表示方法F1=ABC4/12/20229下圖列出了連接的三種特殊情況下圖列出了連接的三種特殊情況: 輸入全編程，輸出為輸入全編程，輸出為0。 也可簡單地在對應(yīng)的與門中畫叉，因此也可簡單地在對應(yīng)的與門中畫叉，因此E=D=0。 乘積項與任何輸入信號都沒有接通，相當與門乘積項與任何輸入信號都沒有接通，相當與門輸出輸出為為1。4

11、/12/202210PLDPLD中用的邏輯圖符號中用的邏輯圖符號4/12/202211 下圖給出最簡單的下圖給出最簡單的PROM電路圖，右圖是左圖的簡化形式。電路圖，右圖是左圖的簡化形式。實現(xiàn)的函數(shù)為：實現(xiàn)的函數(shù)為：BABAF1BABAF2BAF34/12/2022123.PLD3.PLD的結(jié)構(gòu)類型的結(jié)構(gòu)類型（1）與固定、或編程：與固定、或編程：PROM（2）與或全編程：與或全編程：FPLA（3）與編程、或固定：與編程、或固定：PAL、GAL、EPLD、FPGA1） 與固定、或編程：（與固定、或編程：（PROM）PLD基本結(jié)構(gòu)大致相同，根據(jù)與或陣列是否可編程分為三類：基本結(jié)構(gòu)大致相同，根據(jù)與或

12、陣列是否可編程分為三類：ABCBCA0 0 00 0 10 1 01 1 14/12/2022132） 與、或全編程：與、或全編程： 代表器件是代表器件是FPLA（Field Programmable Logic Array）3）與編程、或固定：）與編程、或固定： 代表器件代表器件PAL（Programmable Array Logic） 和和GAL（Generic Array Logic） 、EPLD、FPGA （Field Programmable Gate Array ）。）。 在這種結(jié)構(gòu)中，與陣列可編程，或陣列中每個或在這種結(jié)構(gòu)中，與陣列可編程，或陣列中每個或門所連接的乘積項是固定的，

13、見下頁圖。其中門所連接的乘積項是固定的，見下頁圖。其中EPLD和和FPGA的結(jié)構(gòu)還要復(fù)雜得多，我們將在后面介紹。的結(jié)構(gòu)還要復(fù)雜得多，我們將在后面介紹。4/12/202214 每個交叉每個交叉點都可編程。點都可編程。O1 O1為兩個為兩個乘積項之和。乘積項之和。與陣列可編程，或陣列不可編程的與陣列可編程，或陣列不可編程的PLD。4/12/2022154.PLD4.PLD的分類（按集成度分類）的分類（按集成度分類）可編程邏輯器件可編程邏輯器件PLD LDPLD （低密度低密度 PLD）HDPLD （高密度高密度PLD）EPLDFPGAiSPPROMFPLAPALGAL4/12/202216組合電路

14、和時序電路結(jié)構(gòu)的通用形式組合電路和時序電路結(jié)構(gòu)的通用形式A0An-1W0W(2n-1)D0Dm8.2 8.2 現(xiàn)場可編程邏輯陣列（現(xiàn)場可編程邏輯陣列（FPLAFPLA）4/12/202217組合電路和時序電路結(jié)構(gòu)的通用形式組合電路和時序電路結(jié)構(gòu)的通用形式可可編編程程的的“或或”陣陣列列可可編編程程的的“與與”陣陣列列 4/12/2022188.3 8.3 可編程陣列邏輯器件（可編程陣列邏輯器件（PALPAL）8.3.1 PAL的基本結(jié)構(gòu)的基本結(jié)構(gòu) PAL是由可編程的與陣列、固定的或陣列和是由可編程的與陣列、固定的或陣列和輸出電路三部分組成。有些輸出電路三部分組成。有些PAL器件中，輸出電器件中

15、，輸出電路包含觸發(fā)器和從路包含觸發(fā)器和從 觸發(fā)器輸出端到與陣列的反饋觸發(fā)器輸出端到與陣列的反饋線，便于實現(xiàn)時序邏輯電路。同一型號的線，便于實現(xiàn)時序邏輯電路。同一型號的PAL器器件的輸入、輸出端個數(shù)固定。件的輸入、輸出端個數(shù)固定。含一個可編程的與陣列邏輯和一個固定的或陣列含一個可編程的與陣列邏輯和一個固定的或陣列邏輯邏輯4/12/202219W0 W1 W2 W3A0A1+Y0Y1Y2Y3PAL 與陣列可編程、或陣列固定與陣列可編程、或陣列固定FPLA 與、或陣列均可編程與、或陣列均可編程W0 W1 W2 W3A0A1+Y0Y1Y2Y34/12/2022201. 專用輸出結(jié)構(gòu)專用輸出結(jié)構(gòu)II8.

16、3.2 PAL的幾種輸出電路結(jié)構(gòu)和反饋形式的幾種輸出電路結(jié)構(gòu)和反饋形式 這種結(jié)構(gòu)的輸出端這種結(jié)構(gòu)的輸出端只能作輸出用只能作輸出用，不能作輸入用。因電路中不含觸，不能作輸入用。因電路中不含觸發(fā)器，所以發(fā)器，所以只能實現(xiàn)組合邏輯電路只能實現(xiàn)組合邏輯電路。輸出端可以是或門、或非門，或者互。輸出端可以是或門、或非門，或者互補輸出結(jié)構(gòu)。補輸出結(jié)構(gòu)。 目前常用的產(chǎn)品有目前常用的產(chǎn)品有 PAL10PAL10H H8(108(10輸入，輸入，8 8輸出，輸出，高電平輸出有效高電平輸出有效) )、PAL10PAL10L L8 8、 PAL16PAL16C C1(161(16輸入，輸入，1 1輸出，輸出，互補型輸

17、出互補型輸出) )等。等。4/12/202221用途：產(chǎn)生組合邏輯電路用途：產(chǎn)生組合邏輯電路1. 專用輸出結(jié)構(gòu)專用輸出結(jié)構(gòu)4/12/202222 B A “或”陣列 （固定） S C “與”陣列 (可編程) C BCACABCABCCABBCACBAS全加器4/12/2022232. 可編程可編程I/O輸出結(jié)構(gòu)輸出結(jié)構(gòu)用途：組合邏輯電路，用途：組合邏輯電路，有三態(tài)控制可實現(xiàn)總線連接有三態(tài)控制可實現(xiàn)總線連接可將輸出作輸入用可將輸出作輸入用4/12/202224 這種結(jié)構(gòu)的或門輸出經(jīng)過三態(tài)輸出緩沖器，這種結(jié)構(gòu)的或門輸出經(jīng)過三態(tài)輸出緩沖器，可可直接送往輸出直接送往輸出，也可再經(jīng)互補輸出的緩沖器，也可

18、再經(jīng)互補輸出的緩沖器反反饋饋到與陣列輸入。即它到與陣列輸入。即它既可作為輸出用，也可作既可作為輸出用，也可作為輸入用為輸入用。用于。用于實現(xiàn)復(fù)雜的組合邏輯電路實現(xiàn)復(fù)雜的組合邏輯電路。目前常用的產(chǎn)品有目前常用的產(chǎn)品有 PAL16L8PAL16L8、PAL20L10PAL20L10等。等。 在有些可編程在有些可編程I/OI/O結(jié)構(gòu)的結(jié)構(gòu)的PALPAL器件中，在與或器件中，在與或邏輯陣列的輸出和三態(tài)緩沖器之間還設(shè)置有可編邏輯陣列的輸出和三態(tài)緩沖器之間還設(shè)置有可編程的異或門。通過對異或門一個可編程輸入端的程的異或門。通過對異或門一個可編程輸入端的編程可以控制輸出的極性。編程可以控制輸出的極性。4/12

19、/2022253. 寄存器型輸出結(jié)構(gòu)：寄存器型輸出結(jié)構(gòu)：也稱作時序結(jié)構(gòu)，如下圖所示。也稱作時序結(jié)構(gòu)，如下圖所示。用途：產(chǎn)生時序邏輯電路用途：產(chǎn)生時序邏輯電路4/12/2022264. 帶異或門的寄存器型輸出結(jié)構(gòu)：帶異或門的寄存器型輸出結(jié)構(gòu)：目前常用的產(chǎn)品有目前常用的產(chǎn)品有 PAL20PAL20X X4 4、PAL20PAL20X X8(8(X X表示異或輸出型表示異或輸出型) )等。等。時序邏輯電路時序邏輯電路還可便于對還可便于對“與與- -或或”輸出求反輸出求反4/12/2022275. 運算選通反饋輸出結(jié)構(gòu)：運算選通反饋輸出結(jié)構(gòu)：時序邏輯電路時序邏輯電路可產(chǎn)生可產(chǎn)生A、B的十六種算術(shù)、邏輯

20、運算的十六種算術(shù)、邏輯運算4/12/202228 PAL器件產(chǎn)品型號說明器件產(chǎn)品型號說明(1) (1) 生產(chǎn)廠家對生產(chǎn)廠家對PALPAL器件的命名，前面一般還有廠家的標器件的命名，前面一般還有廠家的標志；志；(2) (2) 代表制造工藝：空白代表代表制造工藝：空白代表TTLTTL，C C代表代表CMOS;CMOS;(3) (3) 代表代表PALPAL器件的最大陣列輸入數(shù)；器件的最大陣列輸入數(shù)；(4) (4) 代表輸出電路類型（見另頁）。代表輸出電路類型（見另頁）。(5) (5) 代表最大的組合輸出端數(shù)目或最大的寄存器數(shù)目。代表最大的組合輸出端數(shù)目或最大的寄存器數(shù)目。(6) (6) 表示器件功耗

21、級別、速度等級，封裝形式等信息。表示器件功耗級別、速度等級，封裝形式等信息。4/12/202229表表1 PAL器器件件的的輸輸出出電電路路類類型型代代號號意意 義義例例 子子H高高電電平平輸輸出出 (Active-High Output)PAL10H8L低低電電平平輸輸出出 (Active-Low Output)PAL16L8P輸輸出出極極性性可可編編程程 (Programmable Output Polarity)PAL16P8C互互補補式式輸輸出出 (Complementary Output)PAL16C1X帶帶異異或或門門輸輸出出 (Exclusive-OR Gate)PAL20 10

22、R帶帶寄寄存存器器輸輸出出 (Registered Output)PAL16R8RP輸輸出出極極性性可可編編程程且且?guī)Ъ募拇娲嫫髌鞯牡妮斴敵龀?Registered with Programmable Proarity)PAL16RP8RA帶帶有有非非同同步步的的寄寄存存器器輸輸出出 (Registered Asynchronous)PAL16RA84/12/2022308.3.3 PAL的應(yīng)用舉例的應(yīng)用舉例【例例8.3.1】 用用PAL器件設(shè)計一個數(shù)值判別電路。要器件設(shè)計一個數(shù)值判別電路。要求判斷求判斷4位二進制數(shù)位二進制數(shù)DCBA的大小屬于的大小屬于05、610、1115三個區(qū)間的哪一個

23、之內(nèi)。三個區(qū)間的哪一個之內(nèi)。解：設(shè)設(shè)Y0=1 表示表示DCBA的數(shù)值在的數(shù)值在 0-5之間；之間；設(shè)設(shè)Y1=1 表示表示DCBA的數(shù)值在的數(shù)值在 6-10之間；之間；設(shè)設(shè)Y2=1 表示表示DCBA的數(shù)值在的數(shù)值在 11-15之間；之間；則可列真值表如下：則可列真值表如下：4/12/202231輸輸 入入輸輸 出出DCBAY0 Y1 Y20000 1 0 00001 1 0 00010 1 0 00011 1 0 00100 1 0 00101 1 0 00110 0 1 001110 1 0輸輸 入入輸輸 出出DCBA Y0 Y1 Y210000 1 010010 1 010100 1 010

24、110 0 111000 0 111010 0 111100 0 111110 0 1寫出表達式：寫出表達式：)5 , 4 , 3 , 2 , 1 , 0(0Y)10, 9 , 8 , 7 , 6(1Y)15,14,13,12,11(2Y4/12/202232卡諾圖化簡：卡諾圖化簡： 這是一組具有四輸入變量，三輸出端的組合邏輯函數(shù)。這是一組具有四輸入變量，三輸出端的組合邏輯函數(shù)。用用PAL器件實現(xiàn)，應(yīng)選四個以上輸入端，三個以上輸出端的器件實現(xiàn)，應(yīng)選四個以上輸入端，三個以上輸出端的器件，且至少有一個輸出含有三個以上的乘積項。所以可選器件，且至少有一個輸出含有三個以上的乘積項。所以可選擇擇PAL1

25、4H4。然后按表達式進行編程即可。然后按表達式進行編程即可。圖見圖見8.3.10 10 11 01 00 BA 00 01 11 10 DC L 10 11 01 00 BA 00 01 11 10 DC L 10 11 01 00 BA 00 01 11 10 DC L Y0Y1Y21 1 1 1 1 111 1 1 11 11 110BDCDY1ADCBDCCBDYDBADCY24/12/202233 采用采用E2CMOS工藝和靈活的輸出結(jié)構(gòu)，有電擦除、可工藝和靈活的輸出結(jié)構(gòu)，有電擦除、可反復(fù)編程的特性。反復(fù)編程的特性。 與與PAL相比，相比，GAL的輸出結(jié)構(gòu)配置了可以任意組態(tài)的的輸出結(jié)構(gòu)

26、配置了可以任意組態(tài)的輸輸出邏輯出邏輯宏單元宏單元OLMC（Output Logic Macro Cell）。）。因此，因此，同一型號的同一型號的GAL器件可滿足多種不同的需要。器件可滿足多種不同的需要。一、電路結(jié)構(gòu)形式一、電路結(jié)構(gòu)形式可編程可編程“與與”陣列陣列 + + 固定固定“或或”陣列陣列 + + 可編程輸出電路可編程輸出電路OLMCOLMC8.4 通用陣列邏輯（通用陣列邏輯（GAL）4/12/202234GAL和和PAL在結(jié)構(gòu)上的區(qū)別見下圖：在結(jié)構(gòu)上的區(qū)別見下圖：4/12/2022352OLMC（19）CK1983OLMC（18）18164OLMC（17）17245OLMC（16）16

27、326OLMC（15）15407OLMC（14）14488OLMC（13）13569OLMC（12）126311OE1008162431(a)GAL16V81234567892019181716151413121110GNDUCC(b)圖9-29(a) 邏輯圖；邏輯圖； (b) 引腳圖引腳圖 GAL16V8邏輯圖及引腳圖邏輯圖及引腳圖4/12/202236二二 、GAL輸出邏輯宏單元輸出邏輯宏單元OLMC的組成的組成 輸出邏輯宏單元輸出邏輯宏單元OLMC 由或門、異或門、由或門、異或門、D觸發(fā)器、多路選觸發(fā)器、多路選擇器擇器MUX、時鐘控制、使能控制和編程元件等組成，如下圖：時鐘控制、使能控制

28、和編程元件等組成，如下圖：4/12/2022371個或門個或門1個異或門個異或門1個個D觸發(fā)器觸發(fā)器功能：將與陣列的乘積項進行邏輯功能：將與陣列的乘積項進行邏輯或，然后送到異或門或，然后送到異或門A與與極性控制信號極性控制信號XOR(n)異或。當異或。當XOR（n）=1時，異或門對時，異或門對A反；反；XOR（n）=0時，異或時，異或門輸出為門輸出為A。如。如XOR（16）=1，表示第表示第16號號引腳輸出信號的極性是高有效。引腳輸出信號的極性是高有效。存儲異或門的輸出信息。只要有一個存儲異或門的輸出信息。只要有一個OLMC設(shè)設(shè)置成寄存器輸出組態(tài)，則置成寄存器輸出組態(tài)，則1號腳就是號腳就是CP

29、時鐘信時鐘信號。號。4/12/2022384個多路開關(guān)個多路開關(guān)結(jié)構(gòu)控制字結(jié)構(gòu)控制字結(jié)構(gòu)控制字結(jié)構(gòu)控制字產(chǎn)生對多路開關(guān)的地址控制信號產(chǎn)生對多路開關(guān)的地址控制信號4/12/202239乘積項選擇乘積項選擇器器(2選選1)輸出選擇輸出選擇器器(2選選1)三態(tài)選擇三態(tài)選擇器器(4選選1)反饋選擇反饋選擇器器(4選選1)4/12/202240三三 、輸出邏輯宏單元、輸出邏輯宏單元OLMC組態(tài)組態(tài) 輸出邏輯宏單元由對輸出邏輯宏單元由對AC1(n) 和和AC0進行編程決定進行編程決定PTMUX、TSMUX、OMUX和和FMUX的輸出，共有的輸出，共有5種基本組態(tài)：種基本組態(tài)： 專用輸入組態(tài)、專用輸出組態(tài)、

30、復(fù)合輸入專用輸入組態(tài)、專用輸出組態(tài)、復(fù)合輸入/輸出組態(tài)、寄輸出組態(tài)、寄存器組態(tài)和寄存器組合存器組態(tài)和寄存器組合I/O組態(tài)。組態(tài)。8個宏單元可以處于相同的個宏單元可以處于相同的組態(tài)，或者有選擇地處于不同組態(tài)。組態(tài)，或者有選擇地處于不同組態(tài)。(1) 專用輸入組態(tài)專用輸入組態(tài) ：如下圖所示：如下圖所示：此時此時AC1(n)1，AC00，使使TSMUX輸出為輸出為0，三態(tài)，三態(tài)輸出緩沖器的輸出呈現(xiàn)高輸出緩沖器的輸出呈現(xiàn)高電阻，本單元輸出功能被電阻，本單元輸出功能被禁止。禁止。I/O可以作為輸入端，提供可以作為輸入端，提供給相鄰的邏輯宏單元。給相鄰的邏輯宏單元。本級輸入信號卻來自另一本級輸入信號卻來自另

31、一相鄰宏單元。相鄰宏單元。4/12/202241(2) 專用組合輸出組態(tài)專用組合輸出組態(tài)【AC0=0，AC1(n)0】：如下圖所示：如下圖所示：FMUX選擇接地選擇接地,本單元和相本單元和相鄰單元的反饋信號均被阻斷鄰單元的反饋信號均被阻斷PTMUX選擇選擇1，第，第一與項送入或門一與項送入或門OMUX選選擇擇0，跨過，跨過DFFTSMUX選擇選擇VCC4/12/202242FMUX選中選中DFF的的Q端端(3) 寄存器組態(tài)：當寄存器組態(tài)：當AC1(n)0，AC01時，如下圖所示。時，如下圖所示。CLK、OE作為時作為時鐘和輸出緩沖器鐘和輸出緩沖器的使能信號，是的使能信號，是器件的公共端器件的公

32、共端（TSMUX選中選中OE端）端）OMUX選中選中1端，端，DFF的的Q端輸出端輸出4/12/202243（4）反饋組合輸出組態(tài)：）反饋組合輸出組態(tài)：AC0=AC1(n)=1,且且SYN=12.輸出信號反輸出信號反饋到與陣列。饋到與陣列。（5）時序電路中的組合輸出）時序電路中的組合輸出AC0=AC1(n)，且，且SYN=0 這時其他這時其他OLMC中至少有一個工作在寄存器組態(tài)，而該中至少有一個工作在寄存器組態(tài)，而該OLMC作為組合電路使用。作為組合電路使用。與（與（4）不同在于）不同在于CLK和和OE端作為公共信號使用。端作為公共信號使用。和專用輸出和專用輸出組態(tài)比，有組態(tài)比，有兩點不同：兩

33、點不同：1.三態(tài)門使能端三態(tài)門使能端接第一與項；接第一與項；GAL的輸入，輸出電路和特性留給同學(xué)自學(xué)。的輸入，輸出電路和特性留給同學(xué)自學(xué)。4/12/202244（一）優(yōu)點：（一）優(yōu)點： GAL是繼是繼PAL之后具有較高性能的之后具有較高性能的PLD，和，和PAL相比，具有以下優(yōu)點：相比，具有以下優(yōu)點：(1) 有較高的通用性和靈活性有較高的通用性和靈活性：它的每個邏輯宏單元可以根據(jù)它的每個邏輯宏單元可以根據(jù)需要任意組態(tài)，既可實現(xiàn)組合電路，又可實現(xiàn)時序電路。需要任意組態(tài)，既可實現(xiàn)組合電路，又可實現(xiàn)時序電路。(2) 利用率高：利用率高：GAL采用電可擦除采用電可擦除CMOS技術(shù)，可以用電壓技術(shù)，可以

34、用電壓信號擦除并可重新編程。因此，可反復(fù)使用。信號擦除并可重新編程。因此，可反復(fù)使用。(3) 高性能的高性能的E E2 2COMSCOMS工藝：工藝：使使GAL的高速度、低功耗，編程的高速度、低功耗，編程數(shù)據(jù)可保存數(shù)據(jù)可保存20年以上。年以上。四、四、GAL的特點的特點4/12/202245（二）（二）GAL器件的缺點器件的缺點(1)時鐘必須共用；時鐘必須共用；(2)或的乘積項最多只有或的乘積項最多只有8個；個；(3)GAL器件的規(guī)模小器件的規(guī)模小,達不到在單片內(nèi)集成一個數(shù)字系統(tǒng)的達不到在單片內(nèi)集成一個數(shù)字系統(tǒng)的要求；要求；(4)盡管盡管GAL器件有加密的功能，但隨著解密技術(shù)的發(fā)展，器件有加密

35、的功能，但隨著解密技術(shù)的發(fā)展，對于這種陣列規(guī)模小的可編程邏輯器件解密已不是難題。對于這種陣列規(guī)模小的可編程邏輯器件解密已不是難題。 EPLD、FPGA等高密度可編程邏輯器件出現(xiàn)后，上述缺等高密度可編程邏輯器件出現(xiàn)后，上述缺點都得到克服。點都得到克服。4/12/2022461. EPLD（Erasable Programmable Logic Device）。分）。分為兩類：一類是紫外線可擦除的為兩類：一類是紫外線可擦除的EPLD（采用采用UVEPROM工藝），另一類是電可擦除工藝），另一類是電可擦除EPLD（采用采用E2PROM工藝）。工藝）。2. EPLD采用采用COMS工藝，屬高密度可編程

36、邏輯器件工藝，屬高密度可編程邏輯器件HDPLD（集成度大于（集成度大于1000門門/片），芯片規(guī)模已達上萬等片），芯片規(guī)模已達上萬等效邏輯門。可以實現(xiàn)功能相當復(fù)雜的數(shù)字系統(tǒng)。效邏輯門。可以實現(xiàn)功能相當復(fù)雜的數(shù)字系統(tǒng)。3. 速度高速度高(2ns)、功耗低（電流在數(shù)十毫安以下），抗干、功耗低（電流在數(shù)十毫安以下），抗干擾能力強。擾能力強。一、一、EPLD的特點的特點8.5 可擦除可編程程邏輯器件可擦除可編程程邏輯器件（EPLD）4/12/202247vEPLDEPLD的結(jié)構(gòu)特點的結(jié)構(gòu)特點相當于相當于“與與- -或或”陣列（陣列（PALPAL）+ OLMC+ OLMCv采用采用EPROMEPROM工

37、藝工藝集成度提高集成度提高 4/12/2022484. 具有在系統(tǒng)編程能力，不用編程器，使用方便，可靠性高。具有在系統(tǒng)編程能力，不用編程器，使用方便，可靠性高。5. 與與GAL相比，從結(jié)構(gòu)上增加了：相比，從結(jié)構(gòu)上增加了：異步時鐘、異步清除功能。可實現(xiàn)異步時序電路。異步時鐘、異步清除功能。可實現(xiàn)異步時序電路。乘積項共享功能乘積項共享功能,每個宏單元可多達每個宏單元可多達32個乘積項，個乘積項，輸出級多種使能控制，而且三態(tài)輸出使能控制比輸出級多種使能控制，而且三態(tài)輸出使能控制比GAL要豐富。要豐富。4/12/202249 EPLDEPLD采用采用EPROMEPROM工藝。與工藝。與GALGAL相比

38、，大量增加了相比，大量增加了OLMCOLMC的數(shù)目，并且增加了對的數(shù)目，并且增加了對OLMCOLMC中寄存器的異步復(fù)中寄存器的異步復(fù)位和異步置位功能，因此其位和異步置位功能，因此其OLMCOLMC使用更靈活。缺點使用更靈活。缺點內(nèi)部互連性較差。內(nèi)部互連性較差。 CPLDCPLD采用采用E E2 2PROMPROM工藝。與工藝。與EPLDEPLD相比，增加了內(nèi)部相比，增加了內(nèi)部連線，對邏輯宏單元和連線，對邏輯宏單元和I/OI/O單元均作了重大改進。單元均作了重大改進。4/12/202250CPLD的宏單元在內(nèi)部，稱為的宏單元在內(nèi)部，稱為內(nèi)部邏輯宏單元內(nèi)部邏輯宏單元， EPLD與與GAL相似，其邏

39、輯宏單元和相似，其邏輯宏單元和I/O做在一起，做在一起， 因此稱為因此稱為輸出邏輯宏單元輸出邏輯宏單元。8.6 復(fù)雜可編程邏輯器件（復(fù)雜可編程邏輯器件（CPLD）1、基于半導(dǎo)體物理結(jié)構(gòu)，所以斷電后編程信息能保存。、基于半導(dǎo)體物理結(jié)構(gòu)，所以斷電后編程信息能保存。2、編程升壓電路集成在、編程升壓電路集成在PLD內(nèi)部，所以器件可以在目內(nèi)部，所以器件可以在目標系統(tǒng)上編程（標系統(tǒng)上編程（ISP），不需要編程器。），不需要編程器。3、信號的傳輸延時可預(yù)測，可控制。、信號的傳輸延時可預(yù)測，可控制。4/12/2022518.7 現(xiàn)場可編程門陣列現(xiàn)場可編程門陣列FPGA1. 1. 基本結(jié)構(gòu)基本結(jié)構(gòu)1) IOB2

40、) CLB3)互連資源互連資源4/12/2022521)IOB可以設(shè)置為輸入可以設(shè)置為輸入/ /輸出；輸出；輸入時可設(shè)置為：同步（經(jīng)觸發(fā)器）輸入時可設(shè)置為：同步（經(jīng)觸發(fā)器） 異步（不經(jīng)觸發(fā)器）異步（不經(jīng)觸發(fā)器）4/12/2022532. CLB本身包含了組合電路和觸發(fā)器，可構(gòu)成小的時序電路本身包含了組合電路和觸發(fā)器，可構(gòu)成小的時序電路將許多將許多CLB組合起來，可形成大系統(tǒng)組合起來，可形成大系統(tǒng)2) CLB4/12/2022543) 互連資源互連資源4/12/2022552. 2. 編程數(shù)據(jù)的裝載編程數(shù)據(jù)的裝載1. 數(shù)據(jù)可先放在數(shù)據(jù)可先放在EPROM或或PC機中機中2. 通電后，自行啟動通電后，自行啟動FPGA內(nèi)部的一內(nèi)部的一個時序控制邏輯電路，將在個時序控制邏輯電路，將在EPROM中存放的數(shù)據(jù)讀入中存放的數(shù)據(jù)讀入FPGA的的SRAM中中3. “裝載裝載”結(jié)束后，進入編程設(shè)定的結(jié)束后，進入編程設(shè)定的工作狀態(tài)工作狀態(tài)！每次停電后，！每次停電后，SRAM中數(shù)據(jù)消失中數(shù)據(jù)消失下次工作仍需重新裝載下次工作仍需重新裝載4/12/202256（一）（一）SRAMSRAM結(jié)構(gòu)：可以無限次編程，結(jié)構(gòu)：可以無限次編程，但它屬于易失性元但它